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文档简介

实 验 报 告 课程名称： 电子设计自动化技术实验 专业班级： 电科1002班 姓 名： 学 号： 湖南工业大学理学院实验名称预置分频器实验实验地点理学楼210实验时间2012年 11 月 20 日实验成绩1实验目的（1） 掌握使用并行下载程序（2） 掌握VHDL语言（3） 掌握分频器的设计方法2 、实验内容（1）根据VHDL语言描述输入法编译和波形仿真（2）将VHDL程序下载到FPGA芯片中（3）连接连线，用扬声器听不同分频数的声音3 、实验要求(1) 熟悉VHDL程序下载(2) 设计一个预置分频器，用扬声器测试分频结果(3) 掌握if语句(4) 把自己认为好的实验结果写成实验报告。（要计成绩）四、实验电路或者实验源程序、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; entity fenpin is port (key:in std_logic; clk,reset: in std_logic; oput:out std_logic); end fenpin; architecture behave of fenpin is signal b,m1:integer range 0 to 500; signal a:integer range 0 to 500:=50; signal boolean:std_logic; begin process(clk,reset,key) begin if reset=1 then a=5; elsif boolean =1then a=5+m1; b=0; elsif a=0 then a=5+m1; elsif rising_edge(clk) then if b=a then oput=1; b=0; elsif ba then b=b+1; oput=0; else b=0; oput=0; end if; end if; end process; add1:process(key,reset) begin if reset=1 then m1=0; boolean=0; elsif key=0 then boolean=0; elsif rising_edge(key)then m1=m1+1; boolean
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