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习题答案2.21B习题答案2.22低位加6，进位为1 00100110+01000111=01110011习题答案2.23习题答案2.24习题答案2.25习题答案2.26.单精度浮点数字长32位，阶码用增码（即移码）表示，尾数用原码表示。设最高位为第31位，最低位为第0位，则： 第31位为尾数符号位O； 第30位第23位为阶码00011111; 第22位第0位为尾数，在尾数前还有1位隐藏位，所以尾数为 1110 1111 1100 0000 0000 1111共24位。习题答案2.27基数为2时，最大阶码0111，最大正数 最小负数数值范围 基数为8时，最大阶码0111，最大正数 最小负数数值范围_8787(1_ 2-8)。习题答案2.28. 1对阶 取最大阶0000，y尾右移1位0.011100102尾数相减：3向左规格化尾数左移3位，得0.10101000，阶码-3，的二进制补码为1101)。4舍入：不需要。 结果：阶码为1101，尾数为0.10101000，均为补码。习题答案2.292 尾数相加：0.10000111+ 0.11100100 - 1.011010113向右规格化，尾数右移1位0.101101011，阶码+1，阶码上溢运算中止，发溢出中断。习题答案2.30 习题答案2.32. 1.4个数之间有4位不同，故码距为4，能纠正一位数和发现两位数。如果 出现数据00011111应纠正成00001111，纠正的办法是取出错位的反码。 2码距为2，能发现1位错。 3所有数的奇校验位均为1。习颢答案2.33.1.设k位数据，r位校验位，纠1位错的条件：故r=6。2当r-6时，k=2-r-1=26-6-1=57位。3码距与纠错能力直接有关，能纠正1位码的海明码的码距为3。设n为纠错位数，码距应 大于或等于2n +1。习题答案2.34 1补码1位乘法 2原码2位乘法3补码2位乘法4加减法运算和移位次数。 设数值部分有n位，令n=4，则： 补码1位乘法：加减法5次n+1次），移位4次（n次）。 原码2位乘法：加减法3次(n/2+1次)，移位2次（n2次）。 补码2位乘法：加减法3次(n/2+1次)，移位3次n/2+1次）。 说明：1位乘法，部分积符号位取2位，因为相加减时，数据部分有可能会产生进位到符号位，此时2符号位中高位是真正的符号位，同理两位乘法要再增加1位符号位，即成为3符号位。例如，执行0.11110.1010运算（原码两位乘法）时即会产生这种情况。乘法运算过程中的移位为算术移位，移位时要保持符号位不变。 第3章存储器层次结构 主要知识点 这一章中我们建立存储器体系的“cache -内存一虚存”三层结构，要掌握存储器的分类以及各类存储器的基本工作原理和主存储器（内存）与CPU的连接和数据交换、双口RAM和多模块存储器。关于外存的知识点主要放在了输入输出系统一章考查。这一章中两个需要掌屋的地方就是高速缓冲存储器(cache)和虚拟存储器。其实存储器这一章在复习的时候可以结合操作系统的存储器管理来加深理解。要明白引入cache和虚拟的存储器的目的，它们的工作泵理，实现方法。 这一章的重要知识点包括：存储器分类和存储器的层次结构；主存储器（包括半导体存储芯片简介、静态随机存取存储器和动态随机存取存储器、只读存储器、存储器与CPU的连接、提高访存速度的措施）；高速缓冲存储器（包括cache的基本结构及工作原理、cache -主存地址映像、替换算法）；虚拟存储器（虚拟存储器的基本概念，页式虚拟存储器的管理方式，页面置换算法，页面分配策略，段式虚拟存储器的管理方式和置换算法，段页式虚拟存储器，页式阳段式虚拟存储器的区别和联系，TLB的结构合作用）。知识点脉络图 3.1存储器的分类 3.2存储器的层次化结构 例3.1.计算机存储系统分为哪几个层次？每一层采用的存储介质主要是什么？其存储容量和存取速度的相对关系如何？解，本题考查的相关知识点：存储系统层次结构。 存储系统层次：cache -主存一虚存或者寄存器组- cache -主存一虚存。相应的存储介质层次为：寄存器一电路；cache-SRAM;主存-DRAM;虚存一磁表面存储器。对应的容量从小到大变化，速度从高到低变化。 口 例3.2为什么把存储系统细分为若干层？目前微机系统得存储系统中主要有哪几级存储器，各级存储器是如何分工的？ 解本题考查的相关知识点：存储系统层次结构。 为了解决存储容量、存取速度和价格之间的矛盾，通常把各种不同存储容量、不同存取速度的存储器按一定的体系结构组织起来，形成一个统一整体的存储系统。目前微机中最常见的是三级存储系统。主存储器可由CPU直接访问，存取速度快但存取容量小，一般用来存放当前正在执行的程序和数据。辅助存储器设置在主机外部，它的存储容量大，价格较低，但存取速度较慢，一般用来存放暂时不参与运行的程序和数据，CPU不能直接访问辅助存储器。当CPU速度很高时，为了使访问存储器的速度能与CPU的速度匹配，又在主存和CPU之间增设了一级cache，它的读写速度比主存更快，但容量更小，用于存放当前正在执行的程序中的活跃部分的副本，以便快速的向CPU提供指令和数据。 三级存储系统最终的效果是：速度接近于cache的速度，容量是辅存的容量，每位的价格接近于辅存。 例3.3.存储器读出时间与存取周期有什么不同？存储器带宽是什么含义？若存储器字长为32位，存取周期为250ns，问其带宽是多少？解本题考查的相关知识点：存储器的相关参数。 存储器的读出时间也叫存取时间，是指给存储器一个地址，从发出命令到把数据读出来所需要的时间。 存取周期是指连续两次读出同一个主存单元的最小时间间隔。存取周期包括读出数据的时间和重写再生的时间。如动态存储器中，读出一个单元的内容后，还必须刷新该单元，恢复该单元内容。把该单元原来的内容再写回去，才能保证再次读该单元时内容不变。 很显然存取周期比存取时间长。 存储器宽带是指每秒钟从主存储器读出的二进制数据的位数。例如每次读一个字需要250ns，每个字长是32位，则每秒钟读出的二进制数据位数是32位/250ns=128Mb/s。 3.3半导体随机存取存储器3.3.1 SRAM存储器的工作原理3.3.2 DRAM存储器的工作原理例3.4.某计算机字长64位，地址32位，按字节寻址，使用32MB的DRAM芯片组成主存，主存用内存条组成，每个内存条的容量是64M32位。问： 1主存最大容量是多少？ 2主存共需多少个内存条？ 3每个内存条有多少个DRAM芯片？ 4主存共需多少DRAM芯片？ 5CPU如何访问内存条读出半字，如何读出全字？解本题考查的相关知识点：存储器的相关概念，DRAM。 1. 232：4GB，为主存最大容量。 2主存共需4GB，每个内存条有64M32位=64M4B - 256MB。因此主存需要的内存 条数目为 主内存条每个内存条容量= 4GB/256MB=4096MB/256MB=16条3每个内存条容量是256MB，每个DRAM芯片容量是32MB，每个内存条包含DRAM芯 片数目是256MB/32MB -8片。4内存条每条8片，共有16条，整个主存需要816 - 128片。5内存条容量是256MB，共需28位地址，主存4GB共有地址32位，因此可用主存高4位 地址来选择，16个内存条中某一条读出半字32位数，逐级字长64位，每个内存条存储单元32位，即半字，读64位需要读出2个内存条上的数据，16个内存条组成8对，每对提 供高低半字的单元内容。利用主存高3位地址译码，控制8对内存条的读出，每次读出全 字长的64位数据。 例3.5某RAM芯片，其存储容量为16K8位，问：1该芯片引出线的最小数目应为多少？2存储器芯片的地址范围是什么？解本题考查的相关知识点：静态MOS存储器芯片。 1. 16K=214，所以地址线14根；字长8位，所以数据线8，加上芯片的片选信号CS、读写信号WE、电源线、地线，该芯片引出线的最小数目为26。 2存储器芯片的地址范围为OOOOH3FFFH. 例3.6.图3.1是某SRAM的写入时序图，其中WE是读写命令控制线，当WE线为低电平时，存储器按当时地址2450H把数据线上的数据写入存储器。请写出图中的错误，并画出正确的写入时序图。 解本题考查的相关知识点：存储器的读、写周期。 在WE线为低电平时，地址、数据都不能再变化，正确的写入时序图如图3.2所示。例3.7.有一个16K16的存储器，由1K4位的DRAM芯片(内部结构为6416，引脚同SRAM)构成，问： 1采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少？ 2如采用集中刷新方式，存储器刷新一遍最少用多少读写周期？设读写周期为O.ls，死时间率是多少？解，本题考查的相关知识点：动态存储器的刷新。 1采用异步刷新方式，在2ms时间内分散地把芯片64行刷新一遍，故刷新信号的时间间隔 是2ms64=31.25s，即可取刷新信号周期为30。 2如采用集中刷新方式，假定T为读写周期，如果16组同时进行刷新，则所需刷新时间为64T。因为T单位为O.ls，2ms=2000s，则死时间率为64T2000 x100% = 0.32%。设偶存储体选中时，C=1，奇存储体选中时，D=1，设计方案见表3.1所示。表3.1设计方案存储器结构图及与CPU连接的示意图如图3.4所示。例3.9某计算机存储器有15根地址线，8根数据线，控制信号还有R/W读写命令以及访问存储器的请求信号MREQ。要求采用8K x8位的ROM芯片和8K x4位RAM芯片，设计一个ROM存储区地址为OOOOH1FFFH和一个16KB的RAM存储区，起始地址为2000H。说明地址线数据线、控制性的连接方法，画出逻辑图。 解本题考查的相关知识点：存储器的设计。 存储芯片的集成度为8K，片内存地址13位，存储器中容量为8KB+16KB = 24KB，存储地址线用15位，215=32K，可空余8KB作为扩充作用。 除去片内存地址13位，高2位地址用来做片信号，通过2:4译码器输出4根线，其中00线用来控制ROM芯片的CS; 01，10两根线分别用来控制两个8KB RAM区，11线空闲。 ROM区地址为OOOOH1FFFH。共8KB，使用1片8K x8位ROM来实现。 RAM区16KB用4位RAM芯片实现，其中每组8K8位存储器用2片8K x4位RAM 芯片完成。两片内地址对应位并联，数据位每片读出4位，两片读出8位，数据线单独引出，该2片读写同时工作，两个片子的片选信号并联，接到一个高位地址译码器输出上。 地址线的具体接法：片内地址13位，A12Ao，ROM芯片与RAM芯片都是8K，都是13位，5个片子地址对应端并联。 读写存储器控制信号MREQ控制译码器片选端，决定访存时片选译码器才工作。 数据线，对应位并联，接到数据点线上，读写命令线R/W各片并联，逻辑图如图3.5所示。例3.10某计算机字长32位，采用4体交叉工作，若每个存储体的存储周期位200ns，用低2位的地址作为体地址，存储数据按地址顺序存放。 问：主机最快多长时间可以读出一个数据字？存储器的带宽是多少？ 解，本题考查的相关知识点：多体交叉存储器。 因为每个体的存取周期是200ns。4体交叉轮流工作，每两个体间读出操作的延时时间位1/4个存储周期，理想情况每个存取周期可以读出4个数据字，读出一个数据字的时间按位200ns4- 50nS。 每个数据字字长位32位，其数据传输率位：32 B50ns - 64MB/s。 口例3.11.为了提高访存速度，采用4个存储体交叉工作的方式，4个体的存储单元应该如何编址？解，本题考查的相关知识点：多体交叉存储器。 应该把存储器地址中的低位地址作为体地址。这样访问第1个数从第1个存储体中取出，访问第2个数从第2个存储体中取出，访问第3个数从第3个存储体中取出，等等。4个存储体可以错开并行工作，每隔1/4存取周期，启动一个存储体开始读出，在理想情况下，每个存取周期可以读出4个数据，读数速度可以提高4倍，这种方式也叫做低位交叉编址。 3.6双口RAM和多模块存储器 3.7高速缓冲存储器(cache)3.7.1程序访问的局部性原理3.72 Cache的基本工作原理例3.12.什么叫cache命中率？它和哪些因素有关？如果CPU执行一段程序，访问cache 3800次（即Nc），访问主存200次（即Nm），cache的存取周期Tc=50ns，贮存存储周期Tm：250ns。 求命中率，平均访问时间及cache -主存系统效率。解本题考查的相关知识点：cache的命中率。 CPU正在执行的一段程序已输入cache中，当CPU访问某个存储单元的指令时，该单元已保存在cache中，CPU可直接由cache中读出该条指令，我们称之为cache命中。 Cache的命中率是指一段时间CPU访问cache的次数与CPU访问主存与cache次数之和的比。 Cache命中率越高，CPU访问存储器取数的速度越快、运算速度也越快。 Cache命中率与cache容量大小有关，与每次交换数据块大小有关，还与cache的替换算法、地址变换方法有关。 若一段时间内，CPU访问cache的次数为Nc=3800次，访问主存的次数是Nm=200次，则cache命中率为：平均访问时间：Cache-主存系统效率为cache的存取周期和cache存系统平均访存时间之比：53.7.3 Cache和主存之间的映射方式例3.13.设主存容量1MB，有16KB直接相联映像的cache，假定该cache的块为8个32位的字。解答下列问题：1写出cache地址格式。2写出主存地址格式。3块表的容量为多大？4画出直接方式地址映像及变换示意图。 5主存地址为ABCDE8F8的单元在cache中的什么位置？解本题考查的相关知识点：Cache和主存之间的映射。 1cache容量16KB，16KB：214，所以cache地址为14位；块的大小为8个32位的字，即 32字节，所以块内地址为5位，块地址9位。Cache地址格式为： 2主存容量1MB，1MB：220，所以主存地址为20位：块的大小为32字节，所以块内地址 为5位，块地址为9位，块标记为6位。主存地址格式为： 3Cache的每一块在块表中有一项，cache的块地址为9位，所以块表的单元数为29;块表中存放的是块标记，由于块标记为6位，所以块表的字长为6位。故块表的容量为：296 位。 4直接方式地址映像及变换示意图如图3.6所示。5Cache容量为16KB=214B，块长为832 = 32B，所以cache有161024/32=512个 块。因为 ABCDE8F8 =1010 01111100 11011110 1000 11111000, 所以 块号=1010 10111100 11011110 1000 111, 块内地址=11000。在直接映像方式下，主存中的第i块映像到cache中第i mod 512个 块中； 1010 10111100 11011110 1000 111 mod 512=10 1000 111; 所以，地址ABCDE8F8的单元在cache中的地址为10 1000 1111 1000。 例3.14. 一个组相联映像cache由64个存储块构成，每组包含4个存储块。主存包含4096个存储块，每块由8字组成，每字为32位。存储器按字节编址，访存地址为字地址。1写出主存地址位数和地址格式。2写出cache地址位数和地址格式。3画出组相联映像方式的示意图。4主存地址18AB9H映射到cache的哪个字块？解，本题考查的相关知识点：Cache存储器的地址格式和组相联地址映像方式。1Cache由64个存储块构成，每组包含4个存储块，所以cache有16个组。Cache容 量=648字=29，由于每字为32位，存储器按字节编址，所以cache的地址总数为11位。 Cache地址格式为：2主存包含4096个存储块，每组包含4个存储块，所以主存有1024个组。主存容量=40968字x4字节=217字节。(32位机中1字=4字节。) 主存地址格式为： 3组相联映像方式的示意图如图3.7所示。 由于访存地址为字地址，所以块内字节地址无用，图中由主存高位地址和组内块号组成标记，分别与由组号选中的组中的4AI标记进行比较，比较符合即可访问相应的字块。4主存地址18AB9H =11000 1010 10111001。 方法1：组号为0101，所以主存地址18AB9H可以映射到cache的第5组中的字块 21、字块22、字块23或字块24。 方法2：块内地址位1 1001；块号位i=11000 1010 101；设cache的块号为j，因为j=(i mod 24)22 +k,ok22 -1，所以j=(1 iooo ioio ioi mod 24)22 +k=010122 +k=54+k，所以主存地址18AB9H可以映射到cache的第5组的字块21字块22、字块23或字块24。3.7.4 Cache中主存块的替换算法例3.15.什么是cache的替换算法？常用的cache替换算法有哪些？解本题考查的相关知识点：cache的替换算法。 当有新的字块需要调入cache时，有关cache字块已经被占用，将旧字块调出的方法称为替换算法。 常用的替换算法有先进先出(FIFO)算法和近期最少使用(LRU)算法等，LRU算法认为调进来时间较早且最近未使用的数据块应该是用处不大的数据块，替换时应先调出去。 3.7.5 Cache写策略 3.8虚拟存储器 3.8.1虚拟存储器的基本概念 例3.16.什么叫页式虚拟存储器？什么叫页表？说明工作原理。 解本题考查的相关知识点：页式虚拟存储器的工作原理。 页式虚拟存储器把虚拟存储空间（逻辑空间）和主存空间（物理空间）等分成固定大小的页面，虚存和实存间交换数据是以页面为单位进行的，每个虚拟页面可以装入存中任一个物理页面。如果页面大小为4KB，则页内地址共12位，虚拟空间的虚拟地址，去掉页内地址，就是页面地址，简称页号，即虚拟地址（逻辑地址）的高位地址。 给定一个虚拟地址（逻辑地址），从虚拟存储器中取出该单元的数据的过程是：首先必须查页表，进行虚实地址转换。页表中存放着各逻辑页面调入主页时的对应物理页号，如果所读逻辑页面已调入主存，可按页表给出该逻辑页面装入主存的物理页号作为访问主存的高位地址，再把逻辑地址的页内地址作为物理页面的页内地址（被访问主存单元的低位地址），二者合起来构成主存的物理地址。如果虚拟访问的页面还为调入主存，则必须先将磁盘中该页调入主存一个空闲页面中，并在页表中填入有关物理页号。然后根据主存地址访问主存单元，即可达到访问对应虚拟地址对应单元的目的。 例3.17.什么叫段式虚拟存储器？什么是段表？说明其工作原理。解本题考查的相关知识点：段式虚拟存储器的工作原理。 按照用户程序的逻辑功能，将程序化分成若干个独立的程序模块，这些具有独立功能的程序部分称为程序段，简称段。段作为独立的功能单位可以被其他程序调用。因此在主存和辅存之间调度数据时，以段为单位传送是合理的。 依照页式虚拟存储器，先将用户里的辅存程序分成若干段，仿照页表，设计一个段表，段表给出每段程序调入主存时的存放位置，包括该段的起始地址、段长以及装入特征位等信息。在这种虚拟存储器中，程序调入主存时也按段划分，这种存储管理方式称为段式管理。 在段式管理方式中，每个程序段都有独立逻辑功能，便于多道程序共享，但各段长度不同，各段的存储位置如起点、终点不固定，给调度时分配主存空间造成很大困难也容易在主存中留下无用的碎片，造成浪费。 段式虚拟存储器的工作原理与页式虚拟存储器类似，不同的是传送数据单位是段，CPU访问虚存时提供虚拟地址，先进行虚实地址转换，需要查段表，找出该段在主存中的起始位置，再加上虚拟地址中低位部分提供的段内地址，其和即为主存的实际地址（物理地址），按实存地址访问主存，并将数据送给CPU，即达到CPU的要求。 当然，CPU访问的段不在主存中，还需要将辅存中有关的段调入主存中一个空闲的连续存储区中，并填写段表，说明该段在主存中的起始地址和段长，并把装入位置“1”。CPU要读出该段内容时，需将该段在主存中的起始地址加上虚拟地址低位提供的段内地址，即可得到要访问的主存单元地址。3.8.2页式虚拟存储器例3.18.某计算机的虚拟存储系统有40位虚拟地址，32位实际地址，虚页为1M (220)。假设有效位、保护位、修改位和使用位共用去4位(valid、protection、dirty、wu)，所有虚页都在使用。1计算页表大小。2计算页面大小。3画出该虚拟存储系统的虚实地址转换逻辑图（包括虚地址、实地址、页表、页表寄存器及相互关系）。解本题考查的相关知识点：页式虚拟存储器。 因为虚拟存储系统有40位虚拟地址，32位实际地址，虚页为1M (220)，所以主存地址格式为：虚拟地址格式为： 1页表的字长=物理页号位数12+有效位、保护位、修改位和使用位共4位-16位。页表的单元数= lM(220)。所以页表大小=1M16。 2页面大小= 1M(220)。 3虚实地址转换示意图如图3.8所示。 3.19.虚拟存储器系统采用页式内存管理，假定内存容量为4个页面，开始时是空的，页面 访问地址流为：18178272183821317137，使用LRU页面替换算法和FIFO 算法（假设开始时内存为空）。 1设主存容量为3个页，两替换算法各自的命中率是多少？ 2当主存页面在增加到4个页时，两替换算法各自的命中率又是多少？、 解本题考查的相关知识点：页式虚拟存储器的替换算法。 1主存页面为3时的调页情况见表3.2。 表3.2 调度示意图 页面请求 1 8 1 7 8 2 7 2 1 8 3 8 2 1 3 1 7 1 3 7 1 1 8 8 1 7 8 8 7 2 1 1 3 8 2 2 3 3 7 1 8 1 1 7 8 2 7 2 1 8 3 8 2 1 3 1 7 1 3 LRU 7 8 2 7 2 1. 8 3 8 2 1 3 1 7 1 3 7 换页 x x x x x X X x X X x 1 1 1 1 1 8 8 8 7 2 1 1 8 3 3 3 2 2 1 1 8 8 8 8 7 7 7 2 1 8 8 3 2 2 2 1 1 7 7 FIFO 7 7 2 2 2 1 8 3 3 2 1 1 1 7 7 3 3 换页 x x x x x x x x x X x 采用LRU算法命中率为920 - 45%，采用FIFO算法的命中率为920 - 45%。2主存页面为4时的调页情况见表3.3。 表3.3调度示意图 页面请求 1 8 1 7 8 2 7 2 1 8 3 8 2 1 3 1 7 1 3 7 1， 1 8 8 1 1 1 1 8 7 2 2 1 3 8 8 2 2 2 2 8 1 1 7 7 8 8 7 2 1 1 3 8 2 2 3 3 7 1 LRU 7 8 8 2 7 2 1 8 3 8 2 1 3 1 7 1 3 2 7 2 1 8 3 8 2 1 3 1 7 1 3 7 换页 x x x X x x 1 1 1 1 1 1 1 1 1 1 8 8 8 7 7 7 7 7 7 7 8 8 8 8 8 8 8 8 8 7 7 7 2 2 2 2 2 2 2 FIFO 7 7 7 7 7 7 7 2 2 2 3 3 3 3 3 3 3 2 2 2 2 2 3 3 3 1 1 1 1 1 1 1 换页 x x x x x x 采用LRU算法命中率为1420=70%，采用FIFO算法的命中率为1420 - 70%。3.8.3段式虚拟存储器3.8.4段页式虚拟存储器53.8.5 TLB（快表） 计算机组成原理第3章习题习题3.1.从下列关于存储器的叙述中，选择出正确答案：一 。 A多体交叉存储器主要解决扩充容量问题。 BCache的功能全由硬件完成。 CCache与主存统一编址，即主存空间的某一部分属于Cache。 D“主存一外存”的存储层次是为了弥补主存速度不足。习题3.2.在1K8的存储器芯片中，采用双译码方式，译码器的输出信号有_条。 A.1024 B64 C32 D10习题3.3.某计算机字长为32位，存储器容量为4MB，若按字编址，其字地址范围是0到_ A220 _1 B2211 C223 -1 D. 224 -1习题3.4.如果一个存储单元被访问，则可能这个存储单元会很快地再次被访问，这称为_局部性。 A时间 B空间 C程序 D数据习题3.5.虚拟存储器的功能不包括_。 A扩大程序的存储空间 B隔离不同进程的地址空间 C使程序能够在内存中浮动（重定位） D增加主存的容量习题3.6.主存中的块可以放入cache中的任何位置，这种cache是_的。 A全相联 B组相联 C块相联 D直接映像习题3.7.主存中的块可以放入cache中的唯一位置，这种cache是_的。 A全相联 B组相联 C块相联 D直接映像习题3.8.对于提高cache命中率，无效的措施是_。 A降低相联度 B设置替换缓存保存刚被替换的块 C通过编译优化改善程序的访存局部性 D增加cache的容量习题3.9.在cache更新策略中，在cache命中时把数据同时写入cache和主存的策略是_ A写直达 B写回法 C按写分配法 D不按写分配法习题3.10.支持程序动态定位的寻址方式是_。 A基址寻址 B间接寻址 C变址寻址 D直接寻址习题3.11.某RAM芯片，其存储容量为102416位，该芯片的地址线和数据线数目分别为_。 A.10, 16 B20，4 C.1024,4 习 D.1024，16 题3.12.采用虚拟存储器的主要目的是_。 A提高存储器的速度 B增加存储器的容量 C降低存储器的成本 D上述三者 习题3.13.在虚拟存储器中，_，主存的命中率越高。 A页面越大 B主存容量越大 C段越长 D辅存容量越大 习题3.14.采用cache的目的是_。 A提高存储器的速度 B增加存储器的容量 C降低存储器的成本 D上述三者 习题3.15.某一动态RAM芯片其容量为16K1，除电源线、接地线和刷新线外，该芯片的最 小引脚数目应为_。 A12 B14 C18 D. 16 习题3.16.在页式虚拟存储器中，为了提高主存的命中率，可以采取的措施是。 A增大主存容量 B增大辅存容量 C增大cache容量 D将LRU替换算法改为FIFO 习题3.17.某计算机字长16位，其存储容量为2MB，若按半字编址，它的寻址范围是一 A08M -1 B.O4M -1 C02M -1 D01M -1 习题3.18.某计算机字长32位，其存储容量为8MB，若按双字编址，它的寻址范围是一 A.0256M -1 B.O512M -1 C01M -1 D02M -1 习题3.19下列关于存储器的描述，正确的是_。 A. CPU访问时间由存储器容量决定 BROM和RAM在存储器中是统一编址的 CROM中任一单元可随机访问 DDRAM是破坏性读出，因此需要读后重写 习题3.20.以下四种类项的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是_。 A. DRAM BSRAM C闪速存储器 DEPROM 习题3.21.某CPU提供16条地址线(AoAis)、8条数据线(DoD7)及R/W控制信号， 目前使用的存储器容量为8KB，其中4KB为ROM，采用2K8位的芯片，其地址范围为 OOOOHOFFFH; 4KB为SRAM，采用4K2位芯片，其地址范围为4000H4FFFH。问： 1需RAM和ROM芯片各多少？ 2画出CPU与存储器之间的连线图（译码器自定）。习题3.22某CPU有16条地址线和8条数据线。从0地址开始已有40KB内存，现要在40KB地址空间之后再增加8KB RAM（地址连续）。如用4K8位SRAM芯片来扩容，试设计CPU与8KB SRAM的连接图（片选CS、写WE低电平有效）。习题3.23何为页表和快表？它们各起什么作用？习题3.24. 16K1位DRAM芯片的行数和列数各为多少？如用这种规格的芯片构成一个32K8的存储器需要多少片？设刷新周期为1ms，存取周期为50ns，求出该存储器在一个刷新周期内所占用的刷新时间以及两次刷新操作之间的时间间隔。习题3.25某微机的寻址范围为64KB，由8片8KB芯片组成，每个芯片由8K8位组成。 1请写出每个芯片的寻址范围。 2如果运行时发现无论往哪个芯片存放8KB数据，以AOOOH起始地址的存储芯片都有相 同的数据。请分析故障原因。 3若发现译码器中的地址线A13与CPU断线，并搭接到高电平的故障，问后果如何？习题3.26如果从4体交错存储器取出16个地址连续编号的数据，一个体的存储周期为t，总共需多少时间？习题3.27.在计算机中以DRAM组成的存储器，要求其进行读写操作的来源有哪些？如果它们同时发出访问请求该如何处理？习题3.28假如CPU按以下地址相继访问存储器（以十进制表示）；000010、000510、001010. .028510存储器为4体交错存储器，求该存储器比单体存储器平均访问速率提高多少？习题3.29.在一个8体交错存储器中（按低位地址选择存储体），如果CPU按以下次序相继访问存储器，其平均访问速率比单体存储器提高多少？习题3.30某CPU向存储器传送的读写控制信号为RD和WR，而没有R/W信号，二者有何区别？习题3.31.设某存储器访问一次存储器的时间如下：传送地址需1个时钟周期，读写为4个时钟周期，数据传送为1个数据周期。今有3种主存结构： 1单字宽主存。一次只能读写一个字。 2.4字宽主存。一次可读写4个字，但CPU与主存的数据线宽度为1个字，每周期传送1个字。 3.8体或4体交叉存储器。每个存储体为单字宽。今要读取16个字的数据块，上述3种结构各需要多少时钟周期？习题3.32. -个组相联映像cache由64个存储块构成，每组包含4个存储块。主存包含4096个存储块，每块由128字组成。访存地址为字地址。 1求一个主存地址为有多少位？一个cache地址有多少位？2计算主存地址格式中，区号、组号、块号和块内地址字段的位数。 习题3.33.有一个“cache -主存”存储层次，主存共分为8个块(07)，cache为4个块(03)， 采用组相联映像，组内块数为2块，替换算法为近期最少使用法(LRU)。 1画出主存、cache存储器地址的各字段对应关系。 2画出主存、cache存储器空间块的映像对应关系之示意图。 3对于如下主存块地址：1、2、4、1、3、7、O、1、2、5、4、6、4、7、2，如主存中的内容初始时未装入cache中，请列出随时间的cache中各块的使用状况。 4对如上序列，指出块失效又发生块争用的时刻； 5对如上序列，求出此期间cache之命中率。 习题3.34设某计算机采用单地址格式，指令和数据的长度均为4个字节，存储系统由cache 和主存组成，cache的存储周期为40ns，命中率为90%。若程序中访存指令占80%，且机器运行的速度为每秒400万条指令。试问该主存的供数率是多少？若不配置cache，在同样的机器速度下，主存的供数率是多少？ 计算机组成原理第3章习题答案 习题答案3.1. B 习题答案3.2B 习题答案3.3A 习题答案3.4A 习题答案3.5A 习题答案3.6A习题答案3.7 D习题答案3.8 D习题答案3.9 A习题答案3.10A习题答案3.11A习题答案3.12A习题答案3.13B习题答案3.14A习题答案3.15B习题答案3.16. A习题答案3.17C习题答案3.18C习题答案3.19C习题答案3.20C习题答案3.21. 1ROM二片和RAM四片。2最大存储空间为64KB，设AO为地址线的最低位，则访问ROM的条件为A15A12 -0000，访问RAM的条件为A15A12 - 0100。译码器可以有多种考虑，如考虑到今后有可能扩展到64KB，则选择全译码方案(4输出A12A15，16输出YOY15)，并将YOA11和Yo.A1分别接到2个ROM的CE端，送到SRAM的CE端，其余信号扩展时用。 今将YoA1和Yo Ai交换如下：并将交换后的信号送ROM的CE端。图3.9为CPU与存储器之间的的连接图。下面讨论一下本图在实际应用时存在的一个问题。 CPU与存储器之间连接的数据线DOD7实际上是总线，还有其他设备（例如外部 设备）的数据线与其连接，而CPU提供的读写控制信号只有一个(R/W)，存储器总是处于读或写状态下，这样会造成总线数据冲突，为此CPU还应提供一条存储器读写请求的 控制信号(MREQ)，用来控制译码器的译码能力。当MREQ =1时，译码器无译码能力， 其输出_，均为高电位，当MREQ=o时才能正常译码，输出线中只有一条是 低电位的，其余都为高电位。 MREQ=1时，CPU让出对存储器的控制权，由其他设备（例如外设）来控制存储 器。习题答案3.22. WE与R/W作用相同。存储容量1KB实际值为210=1024。设16条地址线为A15 Ao(A15为最高位)。 增加的8KB RAM其地址范围为10101011。需2片SRAM芯片，其片选为A15A14A13A12和A15A14A13A12。CPU与新增的存储器连接图如图3.10所示。 习题答案3.23.页表指出逻辑地址中的页号与所占主存块号的对应关系。作用：页式存储管理 在用动态重定位方式装入作业时，要利用页表做地址转换工作。 快表就是存放在高速缓冲存储器的部分页表。它起页表相同的作用。 由于采用页表做地址转换，读写内存数据时CPU要访问两次主存。有了快表，有时只要 访问一次高速缓冲存储器，一次主存，这样可加速查找并提高指令执行速度。 习题答案3.24. 16K1位的芯片有14条地址线，行地址线、列地址线各7条，行数和列数各等于27：128条。用它来构成32K8的存储器需要32/168=16片。一个刷新周期执行的刷新操作数等于行数(128)，所占用的时间- 12850ns=6400ns=6.4s。两次刷新之间的时间间隔=1ms/128：7.8s（分布式刷新，相邻两行的刷新时间间隔）。 习题答案3.25. 1.8芯片其寻址范围如下(16条地址线)。 2芯片5、6、7的CE端接地（或接低电平），所以无论向哪个芯片写入内容，同时向5、6、7写入同样内容。 3A15. A14. A13是控制芯片的片选信号的，其中A13为0时，可控制芯片0、2、4、6中的一 片进行读写操作；A13 =1可控制芯片1、3、5、7中的一片进行读写操作，这是正常工作时的情况。当发生Ais搭接到高电位的故障时，芯片0、2、4、6就不能再工作，无论CPU要将数据送到芯片0或芯片1，芯片1都会接收数据，其他芯片的情况类似。同样，无论CPU要从芯片0或芯片1取出数据，芯片1都会读出数据，其他芯片的情况也类似。其结果不仅是存储容量减半，且造成数据混乱。习题答案3.26.第1个数据取出的时间为t，以后每隔t/4可取出一个数据，总共需要的时间为：t+15t/4=4.75t。习题答案3.27要求DRAM读写的请求来自CPU、外部设备及自身的刷新要求。刷新是以“读出”的形式进行的，对DRAM单管存储单元的读出是一种破坏性读出，在存储器内部每一列上有一个读放，在读出的同时，读放又使该单元的存储信息自动恢复，因此刷新时，只要依次改变行地址，轮流对存储矩阵的每一行读出，该行的所有单元同时得以再生，当把所有行轮流一遍后，就完成了整个存储器的刷新。外部设备（例如，磁盘机、磁带机）与主存之间直接传送信息，对存储器的读写要求是