从Technology Map Viewer分析Clock Setup Slack.doc

从Technology Map Viewer分析Clock Setup Slack特权同学对于时序分析也还只是个初学者，前阵子被Quartus II的Classic Timing Analyzar折腾的焦头烂额之际，无意中看到了ripple兄过去写的一些关于TimeQuest的一些博文，可谓受益匪浅。虽然ripple兄只是对Quartus II handbook里关于TimerQuest的基本概念做了一些翻译（当然也对容易混淆的概念做了一些解释），更重要的是ripple兄指明了一个方向，还是先扎扎实实的弄懂基本概念。这不，特权同学本着好记性不如烂笔头的菜鸟思想，把自己的零星感悟一一呈上。既然要说Clock Setup Slack，那么不得不从最基本的概念说起。简单的说，建立时间Tsu无非是指在时钟的上升沿到来前多久数据必须到达，只有满足这个时间的数据才会被正确锁存。那么Clock Setup Slack就是指建立时间余量，它为正时表示满足建立时间要求，当它为负时表示不满足时序要求。公式如下：（有三种情况，这里只讨论寄存器到寄存器的建立时序余量，具体大家可以参考/riple/24489/message.aspx）Clock Setup Slack Time = Data Required Time Data Arrival TimeData Arrival Time = Launch Edge + Clock Network Delay to Source Register + Input Maximum Delay of Pin + Pin-to-Register DelayData Required Time = Clock Arrival Time tsuClock Arrival Time = Latch Edge + Clock Network Delay to Destination Register从上面的公式可以知道，建立时间余量=数据需要到达的时间-数据实际到达的时间。换句话说，就是数据实际到达的时间比需要到达的时间早，那么建立时间余量就为正，达到要求，反之亦然。（本文不对公式里的基本概念做太对阐述了，还请感兴趣的朋友看上面给了链接的博文。）那么步入主题吧，下面要给出的一个Technology Map Viewer下的视图背景大体是这样的，一个时钟约束为10ns的工程，实际只跑到了91.5MHz，也就是说出现了未满足时序余量要求的路径。而下面就是一个Worst Case Slack的例子。从report里可以看到，Data Arribal Time=14.175，Data Required Time=13.348，通过上面公式得出结论是slack=-0.827，也就是没有满足时序要求。那么现在就用Technology Map Viewer来看看这个路径为何不满足建立时间的要求。先罗列出Data Arrival Path：TotalIncrRFTypeFanoutLocationElement0.0000.000launch edge time3.6813.681Rclock network delay4.0570.376uTco2LC_X5_Y5_N8 wr_gene:wr_gene|over_addr104.0570.000RRCELL1LC_X5_Y5_N8wr_gene|over_addr10|regout6.0511.994RRIC3LC_X3_Y5_N0wr_gene|Add2144|datab6.7980.747RRCELL1LC_X3_Y5_N0wr_gene|Add2144|cout06.7980.000RRIC2LC_X3_Y5_N1wr_gene|Add2134|cin06.9210.123RRCELL1LC_X3_Y5_N1wr_gene|Add2134|cout06.9210.000RRIC2LC_X3_Y5_N2wr_gene|Add2140|cin07.0440.123RRCELL1LC_X3_Y5_N2wr_gene|Add2140|cout07.0440.000RRIC2LC_X3_Y5_N3wr_gene|Add2142|cin07.1670.123RRCELL1LC_X3_Y5_N3wr_gene|Add2142|cout07.1670.000RRIC2LC_X3_Y5_N4wr_gene|Add2138|cin07.9820.815RRCELL1LC_X3_Y5_N4wr_gene|Add2138|combout9.6891.707RRIC1LC_X5_Y5_N8wr_gene|over_addr10|datad9.8890.200RRCELL1LC_X5_Y5_N8 wr_gene|over_addr10|combout11.0241.135RRIC1LC_X4_Y5_N0wr_gene|Equal288|datab11.7640.740RRCELL1LC_X4_Y5_N0wr_gene|Equal288|combout12.0690.305RRIC1LC_X4_Y5_N1wr_gene|Equal289|datad12.2690.200RRCELL2LC_X4_Y5_N1wr_gene|Equal289|combout12.5740.305RRIC1LC_X4_Y5_N2wr_gene|Selector5116|datad12.7740.200RRCELL1LC_X4_Y5_N2 wr_gene|Selector5116|combout13.0790.305RRIC1LC_X4_Y5_N3wr_gene|Selector5117|datad13.2790.200RRCELL1LC_X4_Y5_N3 wr_gene|Selector5117|combout13.5840.305RRIC1LC_X4_Y5_N4 wr_gene|current_state.IDLE|datad14.1750.591RRCELL 1 LC_X4_Y5_N4wr_gene:wr_gene|current_state.IDLE再来看Technology Map Viewer里从over_addr10到current_state.IDLE的路径。绿色圈起来的就是两个由时钟控制的触发器端，也就是这个时序的起始端和结束端，那么只要你仔细沿着起始路径一直