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DDR的基本原理DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。由于 SDRAM的结构与操作在上文已有详细阐述，所以本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的不同。 一、DDR的基本原理 有很多文章都在探讨DDR的原理，但似乎也不得要领，甚至还带出一些错误的观点。 这种内部存储单元容量（也可以称为芯片内部总线位宽）=2芯片位宽（也可称为芯片I/O总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n代表芯片位宽）。 二、DDR SDRAM与SDRAM的不同 DDR SDRAM与SDRAM的不同主要体现在以下几个方面。 DDR SDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDR SDRAM在MRS之前还多了一EMRS阶段（Extended Mode Register Set，扩展模式寄存器设置），这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动强度、QFC 有效/无效等。 由于EMRS与MRS的操作方法与SDRAM的MRS大同小异，在此就不再列出具体的模式表了，有兴趣的话可查看相关的DDR内存资料。下面我们就着重说说DDR SDRAM的新设计与新功能。 差分时钟（参见上文“DDR SDRAM读操作时序图”）是DDR的一个必要设计，但CK#的作用，并不能理解为第二个触发时钟（你可以在讲述DDR原理时简单地这么比喻），而是起到 触发时钟校准的作用。由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿 间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用（CK上升快下降慢，CK# 则是上升慢下降快）。而由于上下沿触发的原因，也使CL=1.5和2.5成为可能，并容易实现。 2、 数据选取脉冲（DQS） DQS 是DDR SDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线，它是 双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。完全可以说，它就是数据的同步信号。 在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，数据真正出现在数据 I/O总线上相对于DQS触发的时间间隔被称为tAC。注意，这与SDRAM中的tAC的不同。实际上，DQS生成时，芯片内部的预取已经完毕了，tAC 是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。由于是并行传输，DDR内存 对tAC也有一定的要求，对于DDR266，tAC的允许范围是0.75ns，对于DDR333，则是0.7ns，有关它们的时序图示见前文，其中 CL里包含了一段DQS的导入期。 3、 写入延迟 在上面的DQS写入时序图中，可以发现写入延迟已经不是0了，在 发出写入命令后，DQS与写入数据要等一段时间才会送达。这个周期被称为DQS相对于写入命令的延迟时间（tDQSS， WRITE Command to the first corresponding rising edge of DQS），对于这个时间大家应该很好理解了。 为什么要有这样的延迟设计呢？原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方做好充分的准备才行。tDQSS是DDR内 存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。 有人可能会说，如果这样，DQS不就与芯片内的时钟不同步了吗？对，正常情况下，tDQSS是一个时钟周期，但写入时接受方的时钟只用来控制命令信号的同 步，而数据的接受则完全依靠DQS进行同步，所以DQS与时钟不同步也无所谓。不过，tDQSS产生了一个不利影响读后写操作延迟的增加，如果 CL=2.5，还要在tDQSS基础上加入半个时钟周期，因为命令都要在CK的上升沿发出。 另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在DDR-规范中更是将tWR列为模式寄存器的一项，可见它的重要性。 4、 突发长度与写入掩码 在DDR SDRAM中，突发长度只有2、4、8三种选择，没有了随机存取的操作（突发长度为1）和全页式突发。这是为什么呢？因为L-Bank一次就存取两倍于芯 片位宽的数据，所以芯片至少也要进行两次传输才可以，否则内部多出来的数据怎么处理？而全页式突发事实证明在PC内存中是很难用得上的，所以被取消也不希 奇。 另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在DDR-规范中更是将tWR列为模式寄存器的一项，可见它的重要性。 但 是，突发长度的定义也与SDRAM的不一样了（见本章节最前那幅DDR简示图），它不再指所连续寻址的存储单元数量，而是指连续的传输周期数，每次是一个 芯片位宽的数据。对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进行屏蔽。DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判 断DM的状态，如果DM为高电平，那么之前从DQS中部选取的数据就被屏蔽了。有人可能会觉得，DM是输入信号，意味着芯片不能发出DM信号给北桥作为屏 蔽读取数据的参考。其实，该读哪个数据也是由北桥芯片决定的，所以芯片也无需参与北桥的工作，哪个数据是有用的就留给北桥自己去选吧。 5、 延迟锁定回路（DLL） DDR SDRAM对时钟的精确性有着很高的要求，而DDR SDRAM有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上DDR SDRAM这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况（SDRAM也内部 时钟，不过因为它的工作/传输频率较低，所以内外同步问题并不突出）。DDR SDRAM的tAC就是因为内部时钟与外部时钟有偏差而引起的，它很可能造成因数据不同步而产生错误的恶果。实际上，不同步就是一种正/负延迟，如果延迟 不可避免，那么若是设定一个延迟值，如一个时钟周期，那么内外时钟的上升与下降沿还是同步的。鉴于外部时钟周期也不会绝对统一，所以需要根据外部时钟动态 修正内部时钟的延迟来实现与外部时钟的同步，这就是DLL的任务。 DLL不同于主板上的PLL，它不涉及频率与电压转换，而是生成一 个延迟量给内部时钟。目前DLL有两种实现方法，一个是时钟频率测量法（CFM，Clock Frequency Measurement），一个是时钟比较法（CC，Clock Comparator）。CFM是测量外部时钟的频率周期，然后以此周期为延迟值控制内部时钟，这样内外时钟正好就相差了一个时钟周期，从而实现同步。 DLL就这样反复测量反复控制延迟值，使内部时钟与外部时钟保持同步。 CC的方法则是比较内外部时钟的长短，如果内部时钟周期短了，就将所少的延迟加到下一个内部时钟周期里，然后再与外部时钟做比较，若是内部时钟周期长了，就将多出的延迟从下一个内部时钟中刨除，如此往复，最终使内外时钟同步。 CFM 与CC各有优缺点，CFM的校正速度快，仅用两个时钟周期，但容易受到噪音干扰，并且如果测量失误，则内部的延迟就永远错下去了。CC的优点则是更稳定可 靠，如果比较失败，延迟受影响的只是一个数据（而且不会太严重），不会涉及到后面的延迟修正，但它的修正时间要比CFM长。DLL功能在DDR SDRAM中可以被禁止，但仅限于除错与评估操作，正常工作状态是自动有效的DDR2/DDR/SD内存条在计算机中基本工作原理DDR2/DDR/SD内存分区检测仪内存由CPU通过北桥发给控制总线，地址总线来控制数据交换，负责数据的中转、暂存。内存在控制总线，地址总线的控制下，每次以64位数据（D0D63）与北桥和CPU进行交换，所以D0D63中只要一数据内存出现错误，CPU就不能正常运转。（不能显示，蓝屏，重启）。计算机中程序：BOIS和DOS占用内存最低位地址存储空间，接着为WINDOWS，然后为应用程序使用。如果任何一数据完全不能交换数据，为不能显示,如果数据坏区在中间地址存储空间，为能显示，但不能按装WINDOWS.如果数据坏区在高位地址存储空间，为能显示，能按装WINDOWS，但其他应用程序不能正常工作.由于单一内存芯片不能提供CPU所需64位数据，所以用多颗内存芯片同时工作提供CPU所需64位数据。结构如下：每个内存芯片也有自己的数据位，即每个传输周期能提供的数据量。理论上，完全可以做出一个数据位为64位的芯片来满足CPU的需要，但这对技术的要求很高，在成本和实用性方面也都处于劣势。所以芯片的数据位一般都较小。台式机市场所用的SD/DDR芯片位宽最高也就是16bit，常见的则是8bit。这样，为了组成CPU所需的数据位，就需要多颗芯片并联工作。对于16位芯片，需要4颗（416位=64位）。对于8位芯片，则就需要8颗了。（88位=64位）。对于4位芯片，则就需要16颗了。（164位=64位）。随着计算机应用的发展，一个计算机数据系统只有一组64位数据已经不能满足容量的需要（一组64位数据常称呼为“面”）。所以，芯片组开始可以支持多组64位数据，一次选择一组64位数据工作，这就有了芯片组支持多少（物理内存）组的说法。而在Intel的定义中，则称组为行（Row），比如845G芯片组支持4个行，也就是说它支持4个组，但组与行是一样。下面为通过DDR/SD内存分区检测仪分析故障位置，发生故障原因。 首先简单扼要说明DDR与SD的区别： DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。DDR与SD存储结构完全相同，维一区别为数据IN/OUT结构不同。SD为每一次传输一个数据，DDR为每一次传输二个数据。早期DDR在如何每一次传输二个数据方式稍微不同。 DDR2内存详解从原理到测试作为PC不可缺少的重要核心部件内存，它伴随着DIY硬件走过了多年历程。从286时代的30pin SIMM内存、486时代的72pin SIMM 内存，到Pentium时代的EDO DRAM内存、PII时代的SDRAM内存，到P4时代的DDR内存和目前9X5、AM2平台的DDR2内存。内存从规格、技术、总线带宽等不断更新换代。不过我们有理由相信，内存的更新换代可谓万变不离其宗，目的在于提高内存的带宽，以满足CPU不断攀升的带宽要求、避免成为高速CPU的运算瓶颈。 随着CPU 性能不断提高，我们对内存性能的要求也逐步升级。不可否认，紧紧依靠高频率提升带宽的DDR已经力不从心，因此JEDEC 组织提出了DDR2 标准，加上LGA775接口的主板以及最新的965、AM2 940等新平台全面对DDR2内存的支持，所以DDR2内存已经步入了它的春天。 DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降中同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。 此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。而在DDR参数基础上加入了新的三项参数标准我们首先来温习一下DDR内存参数标准。（1）CAS(Column Address Strobe) Latency：列地址选通脉冲延迟时间，即DDRRAM内存接收到一条数据读取指令后要延迟多少个时钟周期才执行该指令。这个参数越小，内存的反应速度越快，可以设置为2.0、2.5、3.0。（2）Rowactive delay（tRAS）：内存行地址选通延迟时间，供选择的数值有115，数值越大越慢。（3）RAStoCAS delay（tRCD）：从内存行地址转到列地址的延迟时间。即从DDRRAM行地址选通脉冲(RAS，Row Address Strobe)信号转到列地址选通脉冲信号之间的延迟周期，也是从115可调节，越大越慢。（4）Rowprecharge delay（tRP）：内存行地址选通脉冲信号预充电时间。调节在刷新DDRRAM之前，行地址选通脉冲信号预充电所需要的时钟周期，从17可调，越大越慢。（5）物理Bank：内存与CPU之间的数据交换通过主板上的北桥芯片进行，内存总线的数据位宽等同于CPU数据总线的位宽，这个位宽就称之为物理Bank（Physical Bank，简称P-Bank）的位宽。以目前主流的DDR系统为例，CPU与内存之间的接口位宽是64bit，也就意味着CPU在一个周期内会向内存发送或从内存读取64bit的数据，那么这一个64bit的数据集合就是一个内存条物理Bank。（6）逻辑Bank ：在芯片的内部，内存的数据是以位（bit）为单位写入一张大的矩阵中，每个单元我们称为CELL，只要指定一个行（Row），再指定一个列（Column），就可以准确地定位到某个CELL，这就是内存芯片寻址的基本原理。这个阵列我们就称为内存芯片的BANK，也称之为逻辑BANK（Logical BANK）。由于工艺上的原因，这个阵列不可能做得太大，所以一般内存芯片中都是将内存容量分成几个阵列来制造，也就是说存在内存芯片中存在多个逻辑BANK，随着芯片容量的不断增加，逻辑BANK数量也在不断增加，目前从32MB到1GB的芯片基本都是4个，只有早期的16Mbit和32Mbit的芯片采用的还是2个逻辑BANK的设计，（7）位宽和带宽：内存的位宽是指内存在一个时钟周期内所能传送数据的位数，以bit为单位，位数越大则瞬间所能传输的数据量越大，这是内存的重要参数之一。内存的带宽是指内存在单位时间内的数据传输速率。（8）内存频率：是指在默认情况下，内存正常工作时的额定运行频率，以MHz（兆赫兹）为单位。显存频率与显存时钟周期是相关的，二者成倒数关系，也就是显存频率1/显存时钟周期。因为DDRRAM在时钟上升期和下降期都进行数据传输，其一个周期传输两次数据，相当于SDRAM频率的二倍，所以习惯上称呼的DDR频率是其等效频率，在其实际工作频率上乘以2，就得到了等效频率。因此所谓的PC3200内存，是指工作频率为200MHz，等效频率为400MHz的DDR内存，也就是常说的DDR400。（9）内存封装：是指内存颗粒所采用的封装技术类型，封装就是将内存芯片包裹起来，以避免芯片与外界接触，防止外界对芯片的损害。空气中的杂质和不良气体，乃至水蒸气都会腐蚀芯片上的精密电路，进而造成电学性能下降。不同的封装技术在制造工序和工艺方面差异很大，封装后对内存芯片自身性能的发挥也起到至关重要的作用。显存封装形式主要有TSOP、TSOP-II、MBGA、FBGA等。（10）SPD（Serial Presence Detect，串行存在检测）：SPD是一颗8针的EEPROM（Electrically Erasable Programmable ROM，电可擦写可编程只读存储器）芯片。它一般位于内存条正面的右侧（如图1），采用SOIC封装形式，容量为256字节（Byte）。SPD芯片内记录了该内存的许多重要信息，诸如内存的芯片及模组厂商、工作频率、工作电压、速度、容量、电压与行、列地址带宽等参数。SPD信息一般都是在出厂前，由内存模组制造商根据内存芯片的实际性能写入到ROM芯片中。 这十大定义是DDR的参数标准，而DDR2则又加入了三项新标准，1、OCD（Off-Chip Driver）：也就是所谓的离线驱动调整，DDR II通过OCD可以提高信号的完整性。DDR II通过调整上拉（pull-up）/下拉（pull-down）的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。 2、ODT：ODT是内建核心的终结电阻器。我们知道使用DDR SDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。DDR2可以根据自已的特点