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习题参考答案第2章1可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL2EPC型号的存储器3（1）编程输入（2）编译 若编译不成功，需要回到第一步检查编程输入，直到编译成功为止（3）仿真 仿真的结果直接反映编程的结果，若结果不正确，也需要返回到第一步，重复前面的过程（4）下载4FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。5CPLDFPGA内部结构ProducttermLookup Table程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源EAB，锁相环保密性可加密一般不能保密6详见图2.6.7宏单元、PIA、I/O控制块8MAX7000系列一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。但是编写次数有限，编程的速度不快；FLEX10K系列采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加专用配置芯片，将配置数据写入其中，系统每次上电自动将数据引入专用配置芯片中。第3章1设计输入、项目编译、仿真和定时分析、编程下载2（1）原理图输入 适合于对系统电路很熟悉的情况或用在对时间特性要求较高的场合；（2）波形图输入 适用于时序逻辑和有重复性的逻辑函数；（3）文本输入 适用于从逻辑门层次的描述到整个系统的描述。；（4）层次化输入 适用于结构较复杂的系统。3优点：（1）支持模块化，底层模块可反复被调用，多个底层模块可由不同的设计者同时使用，提高了设计效率；（2）设计方法比较自由；（3）团队之间的合作方便灵活。适用于结构较复杂的电路4.详见习题附件YUFEI.WDF 5-11详见习题附件 第4章1VHDL（VHSIC Hardware Description Language）是超高速集成电路硬件描述语言，其中的VHSIC（Very High Speed Integrated Circuit）即超高速集成电路。特点：（1）是IEEE的一种标准，语法比较严格，便于使用、交流和推广；（2）具有良好的可读性，既可以被计算机接受，也容易被人们所理解；。（3）可移植性好。对于综合与仿真工具采用相同的描述，对于不同的平台也采用相同的描述；（4）描述能力强，覆盖面广。支持从逻辑门层次的描述到整个系统的描述；（5）是一种高层次的、与器件无关的设计。设计者没有必要熟悉器件内部的具体结构。2（1）库、程序包部分 声明库名、程序包名；（2）实体部分 描述设计电路的输入、输出；（3）结构体部分 描述电路的内部功能。3ENTITY NAND2 IS PORT(A,B:IN BIT; Y:OUT BIT); END NAND2;4BUFFER可以从输出端反馈回输入端，OUT不可以5常量、变量、信号、文件 信号SIGNAL与变量VARIABLE的区别：（1）说明位置不同 信号通常在实体、结构体和程序包中说明，变量一般在进程、过程和函数语句中说明；（2）赋值运算符不同 信号用“=”符号进行赋值，变量用“：=”符号赋值；（3）延迟不同 信号的赋值存在延迟，变量的赋值是直接的，没有任何延迟时间。6a b是信号，位类型，初始值为0 time1 time2是常量，时间类型，初始值为20ns x y是变量，标准逻辑类型，初始值为“x”（即不确定的值）7LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY BIAOJUE IS PORT(A,B,C:IN STD_LOGIC; Y:OUT STD_LOGIC); END BIAOJUE; ARCHITECTURE A OF BIAOJUE IS Y=(A AND B) OR (A AND C) OR (B AND C); END A;8 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jk_ff ISPORT(j,k,clk,reset:in std_logic; q,qn:buffer std_logic);END jk_ff;ARCHITECTURE kk OF jk_ff ISSIGNAL s:std_logic_vector(1 downto 0);BEGIN s=j&k; PROCESS(clk,s) BEGIN IF reset=0 THEN q=0;qnq=0;qnq=1;qnq=NOT(q);qnq=q;qn=qn ; END CASE; ELSE q=q; qnY0Y0Y0Y0Y0Y1Y1Y1Y1Y1=Z; END CASE; END IF; END PROCESS;END AA;14设计思路：输入数的范围用INTEGER表示，范围RANGE 0 TO 100，在结构体中用信号转换算法，最后把信号的值赋给输出。15设计思路：ADDER1采用信号赋值语句，ADDER4调用4个ADDER1，低位的进位输出作为高位的进位输入，ADDER8再调用两个ADDER4。16 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY BAI IS PORT(CLR,CLK:IN STD_LOGIC; QH,QL:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC);END BAI;ARCHITECTURE AA OF BAI ISBEGIN CO=1 WHEN(QH=1001 AND QL=1001) ELSE 0; PROCESS(CLR,CLK) BEGIN IF (CLR=0)THEN QH=0000; QL=1001)THEN QL=1001) THEN QH=0000; ELSE QH=QH+1; END IF; ELSE QL=QL+1; END IF; END IF; END PROCESS;END AA; 17设计思路：如果RESET有效，则输出为0，否则在CLK上升沿到来的时候，用信号赋值语句先赋值1，等待后再赋值1，依次执行，最后串行输出“11101010”。18与17类似，输出Y为4位二进制数，最后串行输出。19由计价电路，转换电路，找零电路，付货电路等模块组成。第6章1由原理图设计系统、PCB设计系统、元件库编辑系统