实验四 全减器.doc

实验四 全减器一、实验目的设计并实现一个一位减法器二、实验原理半减器不考虑低位向本位的借位。一位半减器由两个输入、两个输出。 表1 半减器真值表输入输出BiAiDiCi0000011110101100由真值表可得到函数表达式： 在下图中，“进位入”Ci-1是指低位的进位输出，“进位出”Ci即是本位的进位输出。原理图如下：真值表：根据真值表写出逻辑表达式：三、实验步骤 1、建立工程fullsub,新建VHDL文件输入以下代码保存为fullsub1.vhdl。打开addern.vhdl文件，选择File Creat/Update Creat Symbol Files for Current Files 生成顶层符号文件。（参考实验一、二） -半减器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity halfsub isport(a,b:in std_logic; d,c:out std_logic);end halfsub;architecture half1 of halfsub isbegin d=(a and (not b)or (not a)and b); c=(not a)and b;end half1;-全减器程序library ieee;use ieee.std_logic_1164.all;entity fullsub1 is port(ai,bi,ci:in std_logic; di,co:out std_logic);end fullsub1;architecture full1 of fullsub1 is component halfsub-声明半减器调用 port(a,b:in std_logic; d,c:out std_logic);end component;signal halfsub1_d,halfsub1_c,halfsub2_c:std_logic; begin-调用半减器 halfsub1:halfsub port map (ai,bi,halfsub1_d,halfsub1_c); halfsub2:halfsub port map (halfsub1_d,ci,di,halfsub2_c); coB)lo(Ab) then eq=0; hi=1;lo=0; elsif (ab) then eq=0;hi=0;lo=1; elsif (a=b) then eq=1;hi=0;lo=0; else eq=0;hi=0;lo=0;end if;end process;end comp;2、然后新建一个Block Diagramm/Schematic File 原理图文件，在空白处双击添加生成的顶层原理图，并连接input、output（输入输出管脚）重命名后如图所示，保存文件comp.bdf。3、点击主工具栏上的图标进行半编译，完成后新建一个波形仿真文件FileNewVerification/Debugging FilesVector Vaveform File.,然后在左边空白处双击左键添加仿真管脚。完成后添加激励信号的波形，首先使用鼠标选中一个信号（变蓝），利用左边工具添加仿真信号，根据需要依次添加各个信号（可以根据老师的实际要求添加不同的信号），并保存。4、功能仿真选择ProcessingSimulator Tool 在弹出对话框中在仿真模式中选择”Functional” 然后点击”Generate Functional Simulation Netlist”生成功能仿真的Netlist，完成后点击”Start”按钮开始仿真，完成后点击”Report”来查看仿真结果，如图所示。5、分配管脚，下载、连线选择Assignments Pins Planner在Location中选择要分配的管脚，分配完毕后，点击主工具栏的 图标进行全编译，完成后点击下载到目标器件。连线时输入信号a0a3、b0b3所分配的管脚分别连接拨码开关，输出信号eq、hi、lo所对应管脚分别连接LED发光二极管。6、实验记录根据仿真结果和实验led发光二极管的亮灭完成下表，并分析其运算结果的正确性。输入输出A0A3B0B3eq（LED1）hi(LED2)lo(LED3)0000000011001100111011111111111011111111管脚分