VHDL语言实验指导书.doc

VHDL语言实验指导书指导老师：实验一 软件环境的熟悉与了解一. 实验目的（1） 熟悉软件编程环境，熟练使用max-plus2软件的各项功能。（2） 在软件上调用各项已编译好的VHDL语言程序，参考熟悉VHDL语言编程的格式。二. 实验内容（1） 学习实验指导书中具体步骤及过程参考，完成相应内容。（2） 输入一个简单的VHDL语言程序，对程序进行编译调试。（3） 将编译通过的文件进行仿真，观察仿真结果。三. 具体步骤及过程参考以一个最简单的例子，用ALTERA的EPLDEPM7128S实现二分频器，来示范用MAX+PLUS II进行开发的全过程。首先启动MAX+PLUS II，进入集成开发环境运行：maxstart.exe设计输入建立一个新设计输入文件，这里我们采用原理图方式Graphic Editor file (*.gdf)来进行设计输入，这是最方便，最直观的逻辑输入方法选择“OK”进入编辑状态接着输入逻辑元件，在编辑区的空白处双击鼠标。在Symbol Name栏输入dff，表示D触发器选择“OK”，D触发器就被放在编辑区放置器件时，在Symbol Libraries框中选择mf库，就可以选择常用的74系列逻辑芯片。下面再放一个反相器，输入名称：not在反相器上按鼠标右键，将反相器旋转180度下面放置I/O脚，输入脚：input，输出脚：output在PING_NAME上双击，编辑管脚名为in、out鼠标移动到器件的端上就变为小十字，拖动即可画线，如图连接好了，设计输入告一段落，将设计文件存盘，命名为myfirst.gdf编译上面已经完成了原理图的输入，需要给设计指定一个工程名，选择File-Project-Set Project to Current File，将当前工程名设为当前文件名下面定义器件，即定义用哪种EPLD来实现设计，选择Assign-Device，在弹出窗口中选择MAX7000系列的EPM7128SLC84-10，确认准备开始编译，选择MAX+plus II-Compiler，弹出编译窗口，按 Start 开始编译。编译结束之后，在编译窗口中的rpt图标上双击，可打开编译报告文件，其中有便宜后的管脚分配图，可看到我们定义的管脚in和out分配I/O脚上面MAX+PLUS II完成了编译，把我们定义的I/O脚自动分配给了器件EPM7128SLC84，也许你对MAX+PLUS II自动分配的管脚不满意，没关系，自己定义，选择MAX+plus II-Floorplan Editor，进入底层编辑工具，再选择Layout-Device View和Layout-Current Assignments Floorplan，显示当前的管脚分配情况可看到EPLD的底层图，右上角为Unassigned Nodes & Pins你可以直接将Unassigned Nodes & Pins中的管脚拖到合适的地方。编辑后结果如下然后需要按前面所述将工程重新编译一遍，在rpt报告文件里可以看到新定义的管脚分配图。仿真设计已经完成，但功能是否完全正确呢？只要进行一下仿真就能知道首先，要编辑一个波形文件，打开MAX+plus II-Waveform Editor然后确定仿真的时长，选择File-End Time，输入100us，确定还需要确定仿真的最小时间单位，选择Option-Grid Size，输入50ns，确定下面开始输入要仿真的信号名称，选择Node-Enter Node From SNF，在弹出的对话框中按List按钮，可以看到我们前面定义的I/O：in、out按=选择要增加的Nodes，把in、out都加入，确定，in、out出现在Wave Editor中。按in的图标，选中信号in，在左侧的工具按钮上选择时钟工具。在弹出的对话框中按确认。用左侧工具调整显示比例，得到以下波形。这就在in脚上加入了一个周期是100ns的信号将波形文件存盘为myfirst.scf，选择MAX+plus II-Simulator调入仿真器直接按Start启动仿真，仿真结束后按Open SCF，可以看到仿真结果可以看出out脚输出正确，实现了二分频，另外，输出和输入之间的实际时延也被仿真出来了编程至此，一个设计已经全部完成，你可以在设计目录下找到生成的编程文件*.pof，要将它实现需要对EPM7128进行编程，最方便又廉价的方法是用Altera的ByteBlaster下载电缆将编程文件.pof从电脑的并行口直接写入器件。选择MAX+plus II-Programmer，再选择Options-Hardware Setup，如下配置硬件。可以看到myfirst.pof已经自动被Programmer选中了这时，确认硬件正确连接，目标板电源打开，按下Program即可开始对目标板上的EPLD进行编程了。四. 实验设备PC机一台，max-plus2软件。五. 实验准备（1） 安装好软件，进行初步调试。（2） 安排好实验流程。（3） 准备好调用所需各文件，编译几个简单VHDL语言程序，存放于WORK库中。六. 实验步骤（1） 新建并调用各类型的文件，如*.vhd,*.scf,*.tdf等文件，了解各种文件的用途。（2） 调用几个已编译通过的简单VHDL语言程序，重新编译，了解程序编写过程。（3） 将编译通过的文件进行仿真，观察仿真结果，分析原因。七. 实验报告的要求（1） 列出源程序，说明程序的基本结构，包括程序中各个部分的功能。（2） 说明程序中各个部分的算法。（3） 说明主要符号和所用到的语句的功能。（4） 上机仿真过程中遇到的问题是如何解决的。（5） 对仿真结果进行分析。实验二 基本逻辑门、编译码器的设计1. 实验目的（1） 编写VHDL语言程序，熟悉程序编写调试的一般过程。通过具体实验巩固所学VHDL语言程序的理论知识。（2） 了解编译与仿真的作用与意义。（3） 熟练掌握简单的VHDL语言语句与程序结构。2. 实验内容（1） 利用所提供的简单门电路、编码器、译码器源程序进行编译、仿真操作，温习巩固实验一的内容。（2） 自己动手编制程序设计简单的门电路、编码器，译码器程序。（3） 将编写的程序进行编译并调试。（4） 将编译通过的程序进行仿真，观察仿真结果。3. 实验设备 PC机一台，max-plus2软件。4. 实验步骤（1） 参考所提供的源程序，在理解程序的前提下进行编译、仿真（2） 按要求编写门电路、编码器、译码器的程序。（3） 输入源程序，进行编译并调试。（4） 编译通过对程序进行仿真并观察仿真结果，分析程序与仿真结果。 5. 实验报告要求（1）列出源程序。（2）说明所用到的VHDL语言语句功能，并对构造体的描述方式进行简单分析。（3）观察并记录仿真结果，并分析原因与联系。6. 参考程序1.与非门电路程序library ieee;use ieee.std_logic_1164.all;entity nand2 isport(a,b: in std_logic;y:out std_logic);end nand2;architecture nand2_1 of nand2 isbeginybbbbbbbb=111;end case;end process;end rtl;3.译码器3_8设计library ieee;use ieee.std_logic_1164.all;entity ym3_8 is port(a0,a1,a2:in bit;s1,s2,s3:in bit;y0,y1,y2,y3,y4,y5,y6,y7:out bit);end ym3_8;architecture rtl of ym3_8 is signal s:bit; signal a:bit_vector(2 downto 0); signal y:bit_vector(7 downto 0);begin process(a,s1,s2,s3) begin s=s2 or s3; a=a2&a1&a0; if s1=0 theny=11111111; elsif s=1 thenyyyyyyyyy=01111111;end case;end if;end process;y0=y(0);y1=y(1);y2=y(2);y3=y(3);y4=y(4);y5=y(5);y6=y(6);y7=y(7);end rtl;实验三 交通灯控制电路的设计1. 实验目的（1） 初步了解复杂控制电路设计的方法与流程，进一步熟练VHDL程序编写与调试的过程。（2） 对状态机的概念有基本的认识。（3） 对于复杂的时序逻辑电路仿真应该对相应参数做修改，以使得程序较容易调试。2. 实验内容（1） 利用所提供的参考程序，了解交通灯控制器的设计思路与方法，在此基础上自己进行设计与改善。（2） 将所编程序进行编译并调试改错。（3） 思考如何能有效对复杂的时序逻辑电路进行仿真实现。需要修改相应参数。（4） 将编译通过的程序进行仿真，观察仿真结果。看是否与预期一致，并思考如何改善电路。3. 实验设备 PC机一台，max-plus2软件。4. 实验步骤a) 参考所提供的源程序，在理解程序的前提下进行编译、仿真b) 按要求编写交通灯控制器的程序。c) 输入源程序，进行编译并调试。d) 编译通过对程序进行仿真并观察仿真结果，分析程序与仿真结果。 5. 实验报告要求（1）列出源程序，并具体介绍程序原理，设计思路。（2）说明所用到的VHDL语言语句功能，并对构造体的描述方式进行简单分析。（3）改变主要参数使得能够进行仿真调试，并解释修改参数的原因与理由。（4）观察并记录仿真结果，并分析原因与联系。6. 参考程序：LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY nclight ISPort(clk : in std_logic; ra,rb,ya,yb,ga,gb : out std_logic );END nclight;Architecture a of nclight istype state is (S0,S1,S2,S3);signal presentstate,nextstate: state;signal tmp1,tmp2: integer range 0 to 60;signal timeout1,timeout2: std_logic;signal q: std_logic_vector(21 downto 0);signal sec: std_logic;Begin-get 1 hz clock pulseprocess(clk)beginif clkevent and clk=1 then q=q+1; end if;sec=q(21); -get 1 hz clock pulseend process;timing: process(sec)beginif secevent and sec=1 then if tmp1=9 then timeout1=1; timeout2=0; tmp1=0; elseif timeout1=1 then if tmp2=4 then timeout2=1; timeout1=0; tmp2=0; else tmp2=tmp2+1; end if; else tmp1=tmp1+1; end if; end if; end if;end process;ToNextstate: process(sec)beginif secevent and sec=1 then presentstate if timeout1=0 then nextstate=s0; ra=0;rb=1; ya=0;yb=0; ga=1; gb=0; else nextstate if timeout2=0 then nextstate=s1; ra=0;rb=1; ya=1