EDA实验程序及仿真波形图.doc

本课程设计的VHDL程序，仿真波形及实验输出波形library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MGPP isport(input:in std_logic_vector(4 downto 0);clk,f1:in std_logic;f2:in std_logic_vector(1 downto 0);fout :out integer range 255 downto 0);END;architecture one of MGPP issignal q1,q2: integer range 255 downto 0;signal D,d2 : integer range 255 downto 0;signal full:std_logic;signal s1,s2,s3,s4:integer range 255 downto 0;begin process (clk)variable r1:std_logic_vector(4 downto 0);beginif clkevent and clk =1 thenif r1=11111 thenr1:=input;full=not full;else r1:=r1+1;full=0;end if;end if;END PROCESS;PROCESS(full)variable r2:integer range 255 downto 0;beginif fullevent and full=1 thenif r2255 thenr2:=r2+1;else r2:=0;end if;end if;if f1=1 thenq1=r2;else q2 D D D D NULL;END CASE;END PROCESS;process(f2)begin case f2 iswhen 00=s1=255;s2=0;s3=0;s4s1=255;s2=255;s3=0;s4s1=255;s2=255;s3=255;s4s1=255;s2=255;s3=255;s4null;end case;end process;process(q2)BEGIN case q2 is WHEN 00= D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 D2 NULL;END CASE;end process;PROCESS(D,D2)BEGINIF f1=1 THENfout=D;ELSE fout=D2;END IF;END PROCESS;END;图1.17分频时正弦波形输出图2. 32分频和20分频正弦输出图3. 仿真波形正弦波各分频概况图4. 正弦波2分频的波形输出图5. 方波不同占空比波形图6.频率