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文档简介

AHDL语言 WhatisAHDL AlteraHardwareDescriptionLanguageAHDL语言是ALTERA公司开发的高效 易学的硬件描述语言 在Max plus 软件中使用 它比VHDL语言更有效 SUBDESIGNExample A B C D INPUT Ena OUTPUT BEGINEna A 分设计段 变量段 一个AHDL逻辑设计至少必须包含一个分设计段 SubdesignSection 和一个逻辑设计段 LogicSection 其它段和语句是可选择的 AHDL的设计文件是用Max Plus 软件的文本编辑器编写的源程序 tdf 逻辑段 AHDL一般语言结构 AHDL应用举例 前面路灯的例子对应AHDL语言 逻辑段 布尔方程 逻辑段中布尔方程用于表达节点之间的逻辑关系 该关系必须遵从逻辑规则 表达式的左边可以是一个字符变量 端口和组 右边是布尔方程表达式 a c 逻辑段 布尔控制方程 该控制方程用于建立状态机的时钟 复位和时钟使能信号 该控制方程的格式为 所以该例中状态机名是ss 三个端口 时钟 复位和使能 ss clk clk1 ss reset a 逻辑段 CASE语句 CASEf qISWHENH 00 addr 0 s a 逻辑段 缺省叙述语句 BEGINDEFAULTSa VCC ENDDEFAULTS IFy 该语句指定真值表中变量的缺省值 逻辑段 IFTHEN语句 IFa b THENc 8 1 H 77 addr 3 1 f 3 1 q f d addr 1 ELSIFg3 g4THENf d addr ELSEd VCC ENDIF 逻辑段 FORGENERATE语句 CONSTANTNUM OF ADDERS 8 SUBDESIGN4gentst a NUM OF ADDERS 1 b NUM OF ADDERS 1 cin INPUT c NUM OF ADDERS 1 cout OUTPUT VARIABLEcarry out NUM OF ADDERS 1 1 NODE BEGINcarry out 1 cin FORiIN1TONUM OF ADDERSGENERATEc i a i b i carry out i FullAdder carry out i 1 a i 逻辑段 真值表语句 TABLEa0 f 4 1 q f 4 1 d control 0 B 0000 B 0001 1 0 B 0100 B 0010 0 1 B 0XXX B 0100 0 X B 1111 B 0101 1 ENDTABLE 该语句用于指定组合逻辑和状态机的输入和输出行为
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