dc图形界面使用说明.doc

DC图形界面使用说明课前说明：在进行下面的演示之前需要大家拷一个文件夹dc_example，里面有本节课需要用到的文件（包括本讲义）。这个文件夹在/home/eda236目录下，大家把它们拷贝到自己的帐号目录下，以备使用。拷贝命令：cp r ./eda236/dc_example 打开word讲义：开始运行打开：00登录服务器输入自己的帐号和密码，在dc_example下找到“dc图形界面使用说明.doc”。DC图形界面的使用：1. DC图形界面的启动打开一个终端窗口，进入dc_example文件夹（cd dc_example），写入命令dv db_mode，敲入回车。则DC图形界面启动，如下图所示红框处是DC的命令输入框，以下在图形界面上的操作都可以在命令输入框中输入相应的命令来完成。2. 设置库文件选择File-Setup需要设置以下库文件，如下：link_library * /raid5/tools/lib/smic25/feview_s/version1/STD/Synopsys/smic25_tt.db target_library /raid5/tools/lib/smic25/feview_s/version1/STD/Synopsys/smic25_tt.db symbol_library /raid5/tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys/smic25.sdb 目标工艺库（Target_library）： 是指将RTL级的HDL描述到门级时所需的标准单元综合库，它是由芯片制造商（Foundry）提供的，包含了物理信息的单元模型。 链接库（link_library）: 链接库可以是同target_library一样的单元库，或者是已综合到门级的底层模块设计，其作用如下：在由下而上的综合过程中，上一层的设计调用底层已综合模块时，将从link_library中寻找并链接起来。 符号库（symbol_libray）: 显示电路时，用于标识器件，单元的符号库。点OK，设置完成。3. 读入verilog文件选择File-Read在打开文件对话框中选中要打开的文件，在这里我们选中example1.v文件。在Log框中出现successfully字样表明读入文件成功。相应命令：read_file点击红色箭头所指的按钮可以查看该电路的symbol图。4. 设置约束条件4.1 设置时钟约束在symbol图上选中clk端口选择Attributes-Specify Clock出来设置时钟约束的对话框，按下图设置，给时钟取名为clock，周期20ns，上升沿0ns，下降沿10ns。点击OK，时钟约束设置完成。相应命令：creat_clock4.2 设置复位信号约束在symblo图中选中rst_n端口（在本例中它是复位端口），选择Attributes-Optimization Directives-Input Port勾选Dont touch network选项，点击OK。相应命令：set_dont_touch_network4.3 设置输入信号延迟约束同时选中输入端口a，b，c选择Attributes-Operating Environment-Input Delay设置Relative to clock为clock（即我们刚才加约束的时钟信号），并设置上升延迟为8ns（根据经验，该值是时钟周期的40%，本例中设置了时钟周期为20ns，20*0.4=8ns）相应命令：set_input_delay4.4 设置输出端口约束在symblo图上选中输出端口o。选择Attributes-Operating Environment-Output Delay设置输出延迟为8ns相应指令：set_output_delay4.5 设置面积约束选择Attributes-Optimization Constraints-Design Constraints设置Max area的值为0，表明让DC向电路面积为0的方向来优化电路，使面积最小。当然，面积为0是达不到的。Max fanout为4，Max transition为0.5（具体含义参见SYNTHESIS.pdf）相应命令：set_max_area，set_max_fanout，set_max_transition。5. 综合优化选择Design-Compile Design点击OK，相应命令：compile在Log框中出现Optimization Complete字样表明优化完成，如下图所示。6. 查看报告6.1 查看面积报告选择Design-Report Area点击OK，相应命令：report_area。报告总面积为180.223999，单位是平方微米。6.2 查看约束报告选择Design-Report Constraints在这里我们只查看all violators选项（勾选show all violators），该选项是报告综合后所有不满足原先设置的约束条件的条款。从下图可以看出只有max_area（最大面积）约束不满足，因为我们设置的最大面积约束是0（见4.5），而实际综合出的电路面积是180.22。该项violator是合理的。如果还存在其它violators，说明前面的约束设置不合理或电路设计不合理，需要对其修改，最终要求除max_area violator外没有其它violators。相应命令：report_constraint6.3 时序报告选择Timing-R