基于FPGA的绝对式编码器智能接口设计.doc

基于FPGA的绝对式编码器智能接口设计于泳，杨明，贵献国，徐殿国(哈尔滨工业大学，黑龙江哈尔滨150001) 摘要：实现了一种基于FPGA的绝对式码盘智能接口，用以进行绝对式编码器和伺服驱动器的DsP处理器之间的通讯。该接口完全可以替代价格昂贵的专用接口芯片，降低产品成本。 关键词：绝对式编码器；接口；FPGA 中图分类号：TM3834 文献标识码：A 文章编号：10047018(2008)01000402O引言 码盘是一种基本的位置、速度反馈单元，广泛应用于变频器、直流伺服、交流伺服等系统的闭环控制中，码盘主要分为增量式和绝对式两种。增量式编码器转动时输出脉冲，通过计数设备来知道其位置，当编码器不动或停电时，依靠计数设备的内部记忆来记住位置。停电后，编码器不能有任何的移动，当来电工作时，编码器输出脉冲过程中，也不能有干扰而丢失脉冲。不然，控制器认 定的位置与实际位置有较大的偏差。增量式码盘通常设有A、B、Z、u、V、W六路信号，以差动或者集电极开路的形式输出，其中A、B、Z信号用于位置的检测；也可用来作速度检测；u、V、W信号一般为永磁电机起动提供参考信号，其接口较为简单，且多数用于电机控制的微处理器均具有增量式码盘的接口，使增量式码盘的应用非常简单：绝对式编码器旋转一周过程中，每个机械位置对应于一个唯一绝对编码，所以它无需记忆，无需找参考点，而且无需一直计数，控制器什么时候需要知道位置，什么时候就去读取它的位置。失电后无需控制器记忆当前位置，待下次上电时直接读取位置即可。这样，绝对式编码器的抗干扰特性、数据的可靠性大大高于增量式编码器。但是绝对式编码器信号的接收较增量式编码器困难得多，一般绝对式编码器为8位到17位之间，为了减小体积，一般采用串行方式输出绝对编码，对于伺服电机控制等高端场合，为了适应快速的电流环、速度环、位置环的需要，编码输出的速度又应该非常快，这些都对绝对式编码的接收增加了难度： 绝对式编码器厂家大多为其编码器配套了接收芯片，实现串行编码到并行编码的转换，方便控制器的读取。但是该芯片通常价格昂贵，约占绝对式编码器价格的四分之一。目前国内外高端交流伺服系统中普遍采用FPGA+DsP结构，DsP用来实现矢量变换和其它算法流程；FPGA用以实现译码、A、B、z信号输出、LO扩展等功能，FPGA中尚有很多资源没有得到充分利用：本文研制了一种用于交流伺服系统中的基于FPGA的绝对式编码器智能接口，实现与绝对式编码器的双工通讯，接收高速数据流，同时在FPGA内部开辟RAM空间，将收到的编码器数据存人RAM中，DSP可以以访问内存的方式凑取数据，提高了工作速度。同时，该接口还具有奇偶校验等纠错功能，完全可以替代厂家提供的接收芯片，大幅度降低了产品成本。1 TS5669N120型绝对式编码器 国内外绝对式编码器产品很多，如日本的多摩川精机、德国的海德汉、国产的长春三峰等，综合价格和产品质量因素，我们选用了多摩川的TS5669N120型绝对式编码器。主要技术指标如表1所示。 每次通讯时，由处理器先向编码器发送cF控制字，控制字中的CCo至CC3四位数据为指令码，指令码包括“要码盘数据”、“写EEROM”、“读EE-ROM”和“复位”四种。当码盘接收到cF数据串之后,延时3s后向控制器发送cF控制字、sF状态字、DF数据字和奇偶校验位，从而完成一次通讯。通讯速率为25 Mbs，每一个位(bit)的传输时间为O4s，所以，完成一次通讯的时间为51s。2绝对式编码器接口的实现 为了清晰该接口在整个交流伺服系统中的作用，先对整个伺服控制单元作一下介绍：本全数字化交流伺服系统中采用TMS320LF2407A作为控制器，用以实现位置环、速度环和电流环以及sVPwM、电流采样等功能。此外，采用Xinlinx公司的型号为xc2sloo的SPATAN 2系列FPGA用以实现与绝对式码盘接口、正交编码输出、按键显示接口以及译码逻辑等功能。同时，在FPCA内部实现了512字节的双口RAM，用来与DsP之间通过总线实现数据传输。pPGA部分的功能框图如图l所示。 码盘接口部分分为发送模块、接收模块、双口RAM模块、主程序模块四个部分。因为每次通讯时问严格固定，FPGA为主叫，向编码器发送“要数据”控制字共10位，需时4s，编码器向FPGA共发送11个控制字的数据共需时44s，发送和接收之间有3s的延时，所以每次通讯需要51s的时间，而且每个时刻具体传递哪一位数据也严格确定。所以采用基于时基的设计方法。FPGA内部设计了一个时基为50 ns的计数器，每50 ns加1，作为整个电路的时基，根据时基来确定每一时刻收到的数据具体属于哪个位。 在FPGA内部实现了512 bytes的双口RAM空间，A口具有8位数据线，9位地址线，用于与编码器通讯，B口具有16位数据线，8位地址线，用于与DSP通讯，因为TMS20LF2407A为16位DSP，所以与FPGA中RAM的数据传递极为方便。DSP在每个电流环周期发送一个有效的“uanbegin”信号，51s之后，码盘信号接收模块将接收到的11字节数据存人FPGA内部双口RAM的A口中，并按顺序排列成16位数据的形式，然后向DSP 发送commend信号，表示一次通讯结束，DSP接收到中断之后从FPGA的双口RAM的B口中读取数据，完成一次通讯，与DSP的连接如图2所示。 在该接口的研发过程中，对FPGA的开发采用xIlinx公司的IsE集成环境，硬件描述语言为Veril0g语言，利用M0delsim XE 57g进行仿真，综合工具使用symplify733；利用IsE提供的chipscopeIP核可以方便地进行在线硬件仿真，加速开发进程。图3为主程序流程，图4为码盘与FPGA之间的通讯波形，图5为DsP收到的码盘位置信号，从位置信号