VHDL语言 四选一数据选择器 多种描述.doc_第1页
VHDL语言 四选一数据选择器 多种描述.doc_第2页
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使用if_then语句来描述四选一数据选择器library ieee;use ieee.std_logic_1164.all;entity ze isport(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic);end ze;architecture ab of ze issignal s: std_logic_vector(1 downto 0);begins=s1&s0;process(s)beginif s=00 then y=a;elsif s=01 then y=b;elsif s=10 then y=c;else y=d;end if;end process; end ab; 使用case语句来描述四选一数据选择器library ieee;use ieee.std_logic_1164.all;entity xuan isport(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic);end xuan;architecture ab of xuan issignal s: std_logic_vector(1 downto 0);begins y y y ynull; end case;end process; end ab; 使用when_else语句来描述四选一数据选择器library ieee;use ieee.std_logic_1164.all;entity xuan isport(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic);end xuan;architecture ab of xuan issignal s: std_logic_vector(1 downto 0);begins=s1&s0;y=a when s=00 else b
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