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文档简介

数字逻辑 实验内容实验三 触发器 一、实验目的1掌握基本RS、D、JK触发器逻辑功能及其测试方法。2掌握使用Verilog HDL设计触发器的方法。3熟悉不同触发器间相互转换的方法。4学会正确使用集成触发器。二、实验仪器及设备1PC机 1台（1G以上内存）2Quartus II 8.1三、实验准备及预习1.复习有关触发器的工作原理。 2.列出各触发器功能测试表格。 3.对所用的集成触发器查出外引线排列图，了解集成块各管脚作用。4.复习不同触发器之间相互转换的方法。5.JK触发器和D触发器在实现正常逻辑功能时R、S应处于什么状态？ 6.复习Quartus II的开发、仿真流程。四、实验内容1测试74LS74（双上升沿触发D触发器）逻辑功能，填写真值表，写出特征方程表3-2 D触发器功能测试表CLK D 逻辑功能01 10 11(01) 00111(01) 1012测试74LS112（双下降沿触发JK触发器）逻辑功能，填写真值表，写出特征方程表3-3 JK触发器功能测试表CLK J K 逻辑功能01 10 11(10) 0 00111(10) 0 10111(10) 1 00111(10) 1 1013. 使用Verilog HDL设计带异步复位置位端的下降沿触发T触发器，要求。(1)在Quartus II 8.1环境中完成设计代码的输入、编译。(2)在Quartus II 8.1环境中建立仿真波形文件，进行电路仿真，并记录仿真结果。4触发器功能转换在Quartus II软件中，采用原理图方式，分别将上述的JK触发器和D触发器转换成T触发器。要求：列出表达式，画出实验电路图，建立仿真波形文件，进行电路仿真，并记录仿真结果。五、实验报告要求：（1）填写真值表，写出特征方程，并分析触发器各引脚的逻辑功能；
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