通信模块设计.doc

实验11 通信模块设计11.1 实验目的 1掌握用CPLD实现通信系统中的常用基带信号码型变换电路的方法。 2. 掌握用CPLD实现通信系统中的位同步、帧同步电路的方法。3掌握用CPLD实现信道编译码电路的方法。11.2 实验原理本实验使用数字信源模块和设计实验模块，图11.1给出了TX-6B型设备设计实验模块电原理图。设计实验模块电路中有一个附加的电源开关K11（带有一个LED发光管显示K11状态），使用该模块时先打开总电源开关，然后将开关K11拨到ON。TX-6B型设备设计实验模块的核心芯片是ATMEL公司的CPLD芯片ATF1508AS，此芯片为84脚PLCC型封装，带有JTAG测试接口电路，可以在系统编程(ISP)，该芯片硬件上完全兼容ALTERA公司的EPM7128芯片，不过编程/擦除次数要远多于ALTERA公司CPLD的100次，达到1万次以上，芯片详细资料见参考文献11。如图11.1所示，8 输入3态缓冲器74LS244将来自数字信源模块的晶振信号CLK、位时钟信号BS、帧时钟信号FS、NRZ信号以及来自位同步模块的晶振信号CLK2进行缓冲处理后送给CPLD。同时74LS244还将CPLD输出的三路信号（OUT1、OUT2、OUT3）进行缓冲处理，其中两路信号送到74HC4052芯片转换产生双极性信号BOUT，另一路直接输出到测试点。上述输入和输出信号为串行信号。本模块还提供了并行输入和输出方式：一个四位手动拨码开关产生四位并行输入信号送给CPLD；四个LED发光管用来显示CPLD的四位并行输出信号，发光管亮表示高电平，发光管熄表示低电平。本模块外部信号测试点和输出点以及与CPLD芯片引脚连接说明如下： OUT1 CPLD第10脚的输出信号测试点 OUT2CPLD第9脚的输出信号测试点，此信号同时接到74HC4052的第10脚 OUT3CPLD第8脚的输出信号测试点，此信号同时接到74HC4052的第9脚 BOUT 74HC4052输出的双极性信号测试点 FS-D 信源NRZ码的帧时钟信号FS测试点，此信号经过74LS244缓冲后接到CPLD的第5脚作为输入信号 CLK2 8.867238MHz晶振输出信号（来自位同步模块）测试点，此信号经过74LS244缓冲后接到CPLD的第2脚作为输入信号，此信号频率约等于信源模块晶振信号CLK的2倍。图11.1 TX-6B型设备设计实验模块电原理图设计实验模块中CPLD芯片ATF1508AS的引脚资源分配定义如下： 第2脚 通用I/O口兼作GCLK2。实验模块中定义为输入口，已接位同步模块的晶振信号CLK2 第5脚 通用I/O口。实验模块中定义为输入口，已接信源NRZ码的帧时钟信号FS 第8脚 通用I/O口，实验模块中定义为输出口，对应本模块外部输出点OUT3 第9脚 通用I/O口，实验模块中定义为输出口，对应本模块外部输出点OUT2 第10脚 通用I/O口，实验模块中定义为输出口，对应本模块外部输出点OUT1 第11脚 通用I/O口，实验模块中定义为输入口，已接信源模块的输出信号NRZ-OUT 第15脚 通用I/O口，实验模块中定义为输出口，已接LED发光管OP1，高电平驱动OP1亮 第16脚 通用I/O口，实验模块中定义为输出口，已接LED发光管OP2，高电平驱动OP2亮 第17脚 通用I/O口，实验模块中定义为输出口，已接LED发光管OP3，高电平驱动OP3亮 第18脚 通用I/O口，实验模块中定义为输出口，已接LED发光管OP4，高电平驱动OP4亮 第20脚 通用I/O口，实验模块中定义为输入口，已接拨码开关IN4(开关K10的第4位），IN4置ON时该引脚为+5V高电平，IN4置OFF时该引脚为0V低电平 第21脚 通用I/O口，实验模块中定义为输入口，已接拨码开关IN3(开关K10的第3位），IN3置ON时该引脚为+5V高电平，IN3置OFF时该引脚为0V低电平 第22脚 通用I/O口，实验模块中定义为输入口，已接拨码开关IN2(开关K10的第2位），IN2置ON时该引脚为+5V高电平，IN2置OFF时该引脚为0V低电平 第28脚 通用I/O口，实验模块中定义为输入口，已接拨码开关IN1(开关K10的第1位），IN1置ON时（向上拨）该引脚为+5V高电平，IN1置OFF时该引脚为0V低电平 第14脚 JTAG口TDIN，实验模块中已接JTAG2口插座对应引脚 第23脚 JTAG口TMS，实验模块中已接JTAG2口插座对应引脚 第62脚 JTAG口TCK，实验模块中已接JTAG2口插座对应引脚 第71脚 JTAG口TDOUT，实验模块中已接JTAG2口插座对应引脚 第81脚 通用I/O口兼作GCLK3，实验模块中定义为输入口，已接信源模块NRZ码的位时钟信号BS-OUT 第83脚 通用I/O口兼作GCLK1。实验模块中定义为输入口，已接信源模块晶振信号CLK除外部输出点，其他特别规定的输入/输出口已在电路板上作好布线连接，编程时直接利用，不要挪用或改用。剩下没有分配的通用I/O口没有引出，所以不方便使用。为了保护CPLD芯片，在CPLD的一些输出/输入端使用了74LS244芯片作缓冲驱动。74LS244的8个输入/输出脚对应关系如表11.1所示。表11.1 74LS244输入/输出脚对应关系输入脚246811131517输出脚181614129753实验系统提供了配套JTAG口编程下载线，将计算机并口（打印机接口）和实验板上的JTAG口连接，即可通过计算机软件操作进行在系统编程。CPLD的开发设计一般在相应开发软件中完成。由于ATMEL公司的ATF1508AS芯片硬件上完全兼容ALTERA公司的EPM7128芯片，故可以使用ALTERA公司著名的集成综合开发工具MAXplusII来完成关键的CPLD软件设计过程。在CPLD开发软件中编写硬件描述语言源程序，再通过语法检查、器件选择（选择MAX7000系列的EMP7128）、管脚分配、逻辑综合等编译过程后，生成编程文件（ALTERA系列是以.POF为文件名后缀）。接下来，将得到的ALTERA公司的编程文件用转换软件（pof2jed.exe）转换成ATMEL公司的编程文件（.jed文件）,然后用ATMEL公司的下载软件（Atmelisp.exe）通过下载线和JTAG口将编程文件下载到CPLD芯片中。此处下载线也可以直接使用ALTERA公司的Byteblaster下载线，当然下载软件中要作相应设定。CPLD的开发设计详细过程不是本课程内容，此处不再赘述，读者可查阅相关参考文献，学习相应软件操作及其CPLD开发过程。11.3 实验内容及实验步骤 1. 熟悉设计实验模块和CPLD的开发软件MAXplusII。2. 利用提供的输入信号和资源，用硬件描述语言来设计实现通信系统中某些模块功能，如：常用