数字电子技术基础 第03章组合逻辑电路习题解.pdf

课件主编 徐课件主编 徐课件主编 徐课件主编 徐 梁梁梁梁 习题解习题解 数数 字字 电电 子子 技技 术术 基基 础础 第4章 组合逻辑电路 组合电路分析 组合电路设计 竞争 冒险 VHDL 周一 周一 周四 周四 第第1题题 第第2题题 第第3题题 第第4题题 第第5题题 第第6题题 第第7题题 第第8题题 第第9题题 第第10题题 第第11题题 第第12题题 第第13题题 第第14题题 第第15题题第第22题题 第第16题题 第第17题题 第第18题题 第第19题题 第第20题题 第第21题题 第第23题题 第第24题题 第第25题题 第第26题题 3 1 试分析图试分析图3 60所示组合逻辑电路的逻辑功能 写出逻辑 函数表达式 列出真值表 说明电路完成的逻辑功能 所示组合逻辑电路的逻辑功能 写出逻辑 函数表达式 列出真值表 说明电路完成的逻辑功能 解解 a b c 该电路完成四变量异或运算 异或能将成对 的 该电路完成四变量异或运算 异或能将成对 的1抵消 该电路功能为四变量判奇抵消 该电路功能为四变量判奇 a LABCD 该电路是全加器 该电路是全加器 A B是两个加数 是两个加数 C是低位 进位 是低位 进位 L1是本位和 是本位和 L2是本位进位是本位进位 11247 23567 b LABCmmmm LABACBCmmmm 13 213 c LAB LAB LLLABABABA B 该电路是该电路是1位数值比较器 位数值比较器 L1是是A B L2是是A B L3是是A B ABCL1L2 00000 00110 01010 01101 10010 10101 11001 11111 ABCDL 00011 00101 01001 10001 01111 11011 10111 11101 ABL1L2L3 00010 01001 10100 11010 a 简化真值表 b 真值表 c 真值表 3 2 图图3 61是一密码锁控制电路 开锁条件是 拨对密码 钥匙插入锁眼将开关 是一密码锁控制电路 开锁条件是 拨对密码 钥匙插入锁眼将开关S闭合 当两个条件同时满足时 开锁 信号为 闭合 当两个条件同时满足时 开锁 信号为1 锁被打开 否则 报警信号为 锁被打开 否则 报警信号为1 接通警铃 试分 析密码 接通警铃 试分 析密码ABCD为多少为多少 解解 由电路写出表达式由电路写出表达式 G1 G2 1 2 LS AB CDSABCD LS AB CDSABCD 密码密码ABCD值为值为 0101 3 3 设有四种组合逻辑电路 它们的输入波形设有四种组合逻辑电路 它们的输入波形 A B C D 如图如图3 62所示 其对应的输出波形分别为所示 其对应的输出波形分别为W X Y Z 试 分别写出它们逻辑表达式并化简 试 分别写出它们逻辑表达式并化简 解解 DCBAWXYZ 00000110 00010010 00100100 00111000 01001100 01011001 01101011 01110111 10001111 10010100 10101010 10111001 11001101 11011101 11100000 11110101 W BC BCD ABD AB D X C D AC A B D BCD Y A B C AB D ABC Z BD ABC ACD AC D 3 4 X Y均为四位二进制数 它们分别是一个逻辑电路的输入和输出 设 当 均为四位二进制数 它们分别是一个逻辑电路的输入和输出 设 当0 X 4时 时 Y X 1 当 当5 X 9时 时 Y X 1 且 且X不大于不大于9 1 试列出该逻辑电路完整的真值表 试列出该逻辑电路完整的真值表 2 用与非门实现该逻辑电路 用与非门实现该逻辑电路 X3X2X1X0Y3Y2Y1Y0 00000001 00010010 00100011 00110100 01000101 01010100 01100101 01110110 10000111 10011000 1010 1011 1100 1101 1110 1111 33030 00 221032103 020321 1321010 020321 321010 0 0 Y X X X X Y X X X X X XX XX X Y X X X X X X X X X X X X X XX X XX X XX X X X Y X USE IEEE STD LOGIC 1164 ALL ENTITY decoder 16 IS PORT S1 S2 S3 A3 A2 A1 A0 IN STD LOGIC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 OUT STD LOGIC END decoder 16 ARCHITECTURE example25 OF decoder 16 IS SIGNAL temp ine STD LOGIC VECTOR 2 DOWNTO 0 SIGNAL temp in STD LOGIC VECTOR 3 DOWNTO 0 SIGNAL temp out STD LOGIC VECTOR 15 DOWNTO 0 BEGIN temp ine S1temp in temp out temp out temp out temp out 1111111111111111 END CASE ELSE temp out 1111111111111111 END IF Y0 temp out 0 Y1 temp out 1 Y15 temp out 15 END PROCESS END example25 3 25 试参照试参照3线线 8线译码器线译码器74LSl38的的 VHDL程序 编写程序 编写4线线 16线译码器的线译码器的 VHDL程序 程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux16 1 IS PORT G A3 A2 A1 A0 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 IN STD LOGIC Y OUT STD LOGIC END mux16 1 ARCHITECTURE example26 OF mux16 1 IS SIGNAL temp a STD LOGI