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第6章 微机存储器系统本章重点介绍两部分内容，一是存储器的内部结构、性能指标和如何选用存储器组成高效的存储系统；二是微型计算机常用的大规模集成电路随机存储器和只读存储器以及与CPU的连接等。学习本章后要达到能设计指定容量的存储系统。61 分析教材内容6.1.1 分析重点、难点问题1. 存储器的基本概念1) 存储器的分类 按存取方式分类l 随机存储器（RAM）。既可读出，又可写入信息的存储器,又称读/写存储器。l 只读存储器（ROM）。每次访问只能读出信息，而不能写入新内容的存储器。l 顺序存储器（SAM）。完全按照顺序进行存入或读出的存储器。 按存储器载体分类l 磁介质存储器，如磁盘、磁带等。磁介质存储器的特点是速度比较慢，一般只用作外存。l 半导体存储器，其主要特点是容量大、速度快、体积小和功耗低，并且成本价格相对低，故其广泛用于大、中、小及微型机中用作内存。l 光存储器，其速度快，但需要的硬件相对复杂，故主要也只用作外存。2）存储器的基本组成讨论半导体存储器的组成。一个完整的半导体存储器是由以下几部分组成的： 存储体；存储体是信息存储的集合体。 地址寄存器与地址译码器：地址寄存器：由地址总线接收存储器地址的寄存器。地址译码器：对地址进行译码，选择出所要访问的存储单元的部件。根据地址译码的方式进行设置它，在大容量的存储器中常选用复合译码方式。由于存储器是按矩阵组成的，因此，把译码器分成两部分：X地址译码器和Y地址译码器。写入电路与读出电路： 用来控制被选中单元的数据写入或读出，并对信息进行放大、整形等的存储体的控制电路。这里涉及2个控制信号：. 片选择信号：因一个存储器是由多个芯片组成的。在进行地址选择时，首先要选芯片，8086系统一般用地址译码器输出和M/IO相与作为片选择信号号。当为有效时，该芯片所连接的地址、命令才能生效。. 读/写输入（）信号：是CPU发向存储器的读/写操作命令。 输入缓冲器与输出缓冲器：用来暂存或传送存储器的输入或输出数据。3）存储器的技术指标存储器是用来存放程序和数据的，对它的技术性能要求是：存储容量大，存取速度快，稳定可靠以及经济性好。衡量存储器性能的好坏，一般由下述指标衡量： 存储容量：通常以允许存放的字数位数或用字节数来表示存储器的容量。 存取周期；指连续存入或取出两个数据所间隔的时间。 取数时间：从CPU发出读命令开始，直到存储器获得有效读出信号的一段时间称为取数时间。 可靠性：常以平均无故障工作时间来衡量存储器的可靠性。 经济性：常以“性能价格比”来衡量存储器经济性能的好坏。4）静态RAM：其基本存储单元电路由六管电路组成，无论读写与否组成双稳态触发器的工作管均有一个饱和导通，功耗大。如：2114芯片（1K4）、2716芯片（2K8）。现以2114芯片为例，来说明静态RAM的具体组成。芯片的内部结构图请参见教科书P179图6-5。Intel 2114静态RAM存储容量为1K4位，芯片上共有4096个六管静态基本存储单元，按6464矩阵排列，组成1K字，每个字4位。由A0A9共10条地址线对1K字寻址。CPU每送来一个具体地址，即从1K字中选中一个确定的字进行操作，这个字的4个基本存储单元（4位）就可同时读写。A9A0这10条地址线分成行、列两个方向译码，由于Intel 2114每个字是4位，故数据线由I/O4I/O1共4条组成。Intel 2114内部数据通过I/O电路以及I/O三态门与CPU的数据总线相连，由片选信号和写允许信号来实现这些三态门的控制。当有效时，表示芯片被选中，但具体是进行读操作还是写操作，还要由写允许信号决定。当为低电平时，数据信息由I/O1I/O4写入由地址线A9A0所选中的存储单元；当为高电平时，则输出三态门打开，片内选中的存储字所存信息被读出，送至数据总线。芯片采用单一的正电源供电。5）动态 RAM：基本存储单元电路由四管、三管或一管电路组成，它利用MOS绝缘栅极积攒电荷的特点，维持MOS的导通或截止（要定时刷新），故仅在读写时组成双稳态触发器的工作管方有电流，功耗小。如：4164芯片（64K1）。 6）半导体只读存储器：大至分三种类型。 掩膜只读存储器制造厂家根据程序设计者编好的程序组成的“1”、“0”代码矩阵，利用集成电路工艺制造出相应的掩膜图案并生产出ROM芯片。这种ROM中的信息是永久性存储。使用时只能读出而不能写入新内容。因此称为只读存储器，简称为ROM，如常用的8308、8316芯片等。 一次性可编程的只读存储器PROMPROM在制作时不写入信息，用户使用时可写入自己的程序。但这种写入是一次性的，一旦写入内容后就不能更改，所以称一次性可编程序只读存储器，又称为现场可编程序只读存储器。 可编程、可擦除的只读存储器EPROM这种EPROM用户使用时可重复编程、可多次改写所写内容。EPROM有两种类型广泛用于计算机中。紫外线擦除的只读存储器UVEPROM；另一类是电擦除可编程的只读存储器EEPROM。紫外线擦除的EPROM这种EPROM是采用紫外线擦去原存内容，再用专门写入器改写内容。因此又称UVEPROM。实际工程中，用12mWcm2的紫外线（或X射线）灯，相距存储器芯片3cm，进行照射1020min，就可把EPROM中的原存全部信息抹去，并成为全“1”状态。然后，再根据用户程序，用加电压的手段使要存入“0”的那些存储位进行写“0”，而对那些要存“1”的存储位不加电压，仍保存原有的“1”代码。在计算机中，UVEPROM被广泛使用，如今大量生产的16K位芯片品种很多，典型的产品如Intel 2716。另外，容量为32K位、64K位以及128K位和256K位的EPROM也相继推出。. 电可擦除只读存储器EEPROM电可擦除只读存储器(Electrically Erasable Programmable ROM)是在EPROM的基础上开发出来的，其可以在加电的情况下擦除存储器的全部或某一部分内容，然后在电路上直接改写其擦除过的单元内容。EEPROM的内部电路与EPROM电路类似，但其FAMOS中的结构进行了一些调整，在浮栅上增加了一个遂道二极管，在编程时可以使电荷通过它流向浮栅，而擦除时可使电荷通过它流向漏极，它不需要紫外光激发放电，即擦除和编程只须加电就可以完成了，且写入的电流很小。例如：EEPROM AT24CXX系列串行只读存储器。2. 设计指定容量的存储系统。1）存储器与CPU连接时要注意的问题 CPU总线的负载能力一般情况下，CPU总线的直流负载能力可带动一个标准的TTL门。当总线上连接若干个存储器芯片时，在系统硬件设计时要仔细计算所有芯片的负载电流是否超过CPU总线的负载能力，若超过就必须对总线增加总线驱动器（缓冲器）来提高总线的负载能力。 CPU的时序与存储器的存取速度之间的配合半导体存储器在工作时，有其固有的读写时序。在教科书P186页介绍了存储器的读、写周期，在与CPU协调工作时，要求CPU能提供合适的时序信号，否则，存储器就不能正确地进行读/写。CPU在取指令和进行读出操作时，都是在相应的时序控制下进行的，如读周期和写周期，已根据时钟频率和机器运算速度确定好范围。那么，在选用存储器时，它的最大存取时间要小于CPU安排的读写周期。否则，要使CPU插入等待周期，才能保证读写数据的可靠传送。 存储器的电平信号与CPU的电平匹配CPU的信号电平多为TTL标准电平。当选用的存储器电平不相匹配时，它不能与CPU直接相连，必须经缓冲器进行电平转换。 存储器的地址要合理分配通常在微型机的主存中有RAM和ROM（EPROM）两部分。它们在地址空间中要进行合理的分配，每个机器系统都事先设计好存储地址分配表，机器操作和编程人员都应共同遵守这个地址分配表的约定。 控制信号的连接CPU到存储器的控制信号，一般包括读写控制信号、片选信号、复位信号、刷新信号（对动态RAM）等，在常规情况下存储器可直接连接这些控制信号。若对某些存储器有特殊要求时，需增设相应的接口逻辑予以补充。2）存储器与CPU的连接 从几个例子来学习存储器与CPU的连接。例1若在一微机中，存储器结构如图6-1所示，试问该存储系统的首地址、末地址为多少？图6-1 存储器结构举例一首先分析一下该存储系统，不难发现该存储系统用的是2114芯片，而2114芯片为1K4的存储芯片，所以每两片构成一个1K容量的存储器。又据74LS138上各信号的联络方法，不难发现该存储系统的地址如下： A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0第一组：1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1地址为80000H803FFH第二组：1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1地址为80400H807FFH第三组：1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1地址为80800H80BFFH第四组：1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1地址为80C00H80FFFH显然，在实现存储器与CPU连接时必须明白片内用了多少条地址线，片外又用了多少条地址线。那么，当同一存储系统中采用不同片内地址线的芯片时，我们又应该如何译码呢？下面我们再举第二个例子说明。例2. 今有2114芯片（1K4）、2716芯片（2K8）芯片若干，构成一个4K容量的存储系统，需要有2K的RAM和2K的EPROM，系统该如何设计？2114片内有10条地址线，而2716片内有11条地址线，显然，在译码时应该利用A0A10 11条地址线之外的地址线参加138译码,解决各芯片的片选问题。正确的设计如图6-2所示。图6-2 存储器结构举例二显然据图示可知，EPROM的地址为 7C000H7C7FFH RAM的地址为 7C800H7CFFFH例3. 讨论IBM-PC/XT机的动态存储器系统。根据动态RAM芯片的特点，在动态RAM与CPU的连接中着重要注意下面几个问题.l 行地址和列地址的形成该存储系统的容量为64K8RAM，其RAM芯片的行地址和列地址形成电路如图6-4所示。PC/XT机中RAM子系统采用4164动态RAM芯片，有四组芯片，每组九片，其中八片构成64KB容量的存储器，一片用于奇偶校验位，四组动态RAM芯片构成XT机系统板上256KB容量的内存。送到每个组中的行、列地址由两片74LS158（二选一选择器）组成的地址多路器提供。74LS158的真值表如表6-1所示。表6-1 74LS158的真值表控制输入输出S1A4A，1B4B1Y4YLY=AHY=Bl 和的产生PC/XT机和信号产生电路，请参阅教科书P192图6-20。该电路产生四组动态RAM存储器的和。由两级地址译码器组成。第二级译码器由两片74LS138组成，U56产生行地址选通信号；U42产生列地址选通信号。第二级译码器工作需满足以下三个条件：(1)第一级译码器的输出Q0=“H”；(2) 非刷新操作，=“H”（无效电平）；(3)有存储器读或写信号、。译码器工作条件还需加上满足下面三个条件中的一个：(1) =“L”（有效），DMA操作；(2)=“L”（有效），即存储器读；(3) =“L”（有效），即存储器写。图中延迟线TD1使U42滞后U56工作，以满足CAS比滞后有效。第一级译码器由24S10（U44）组成，这是一个2564位的ROM，在256个4位存储单元中，预先写入适当数值,地址线A7A0用来选择其中一个存储字（4位数据Q3Q2Q1Q0），S2，S1为输出控制端,当S2S1=“LL”时，24S10的Q3Q0端有输出；Q3Q0的输出值随A7A0的地址信号而异，A0A3接系统地址线高4位A16A19；A4，A5接系统板上配置开关位3和4SW3，SW4（SW3和SW4的状态，反映系统板上RAM的配置情况,见注）；A6、A7恒为“H”，根据第二级译码要求，24S10芯片中有关单元应写入的数据如表6-2所示。表6-2 第一级译码器24S10中有关存储字内写入数据 Q2 Q1 Q0总线地址SW4、SW3（即24S10的A5、A4）00011011A19 A16（即24S10的A3A0)0000001001001001000100001101101100100000001011010011000000000111从上表可见,在系统板上RAM容量固定的情况下(即SW4、SW3 固定),A19A16为0000、0001、0010、0011时，Q2Q1分别对应为00，01，10，11，同时加到第二级译码器的选择输入端B和A，经译码后，分别输出RAS0/CAS0,RAS1/CAS1,RAS2/CAS2和RAS3/CAS3，用以选中四组RAM中的一组。分析第一级译码时还需注意的是，第二级译码要求24S10的Q0必须输出“H”才能正常工作，在表中也应满足这一要求。例如，当系统板上只配置有128KB RAM，SW3、SW4=01，当A19A16=0000时，Q2Q1Q0=001,Q0=1满足第二级译码要求，Q2Q1=00，使第二级译码输出=L，=L，选中第一组RAM；当A19A16=0001时，Q2Q1Q0=011，Q0 =1,Q2Q1=01输出=L，=L，选中第二组RAM；而当A19A16=0010和0011时，Q2Q1Q0=000，Q0=0，第二级译码不工作，无，的有效信号输出，第3、4组RAM不被选中，这是符合实际情况的，因为此时系统板上根本未装上这两组RAM。当动态RAM芯片组进行动态刷新时，DACK0BRD=“L”，经U24与非门后输出“H”使U42和G2A无效，则第二级译码器不工作，无、有效信号输出。而又经非门U71反相为“H”，送到与非门U69，U69的另一输入端来自延迟线TD1的输入端，当XMEMW或XMEMR有效时，TD1输入为“H”，经U69与非后输出低电平信号加到U55的四个负或门，同时输出四组RAM芯片的,这正是动态RAM芯片刷新所要求的。l 刷新电路PC/XT机中刷新逻辑的原理图如图6-3所示。这是一个以DMA(直接存储器存取)控制方式进行动态RAM刷新的例子。4164动态RAM容量为64K1位，有64K个存储单元，分成四个128128的存储矩阵，每当=“L”（有效）时，将根据地址线A6A0的值对每个矩阵中相应地进行一次刷新，共刷新4128个存储单元。要求2ms内对全部存储单元刷新一遍，则每一行刷新的时间间隔为2ms/128=15.625s。在PC/XT机中采用15s。图6-3 刷新逻辑的原理图在图6-3中，15s的时间间隔由定时器（采用8253可编程间隔计时器芯片）发出，作为DMAC(DMA控制器采用8237芯片)的请求信号DREQ0，DMAC向CPU发出HOLD（总线请求信号），经CPU允许（发出总线响应信号HLDA），DMAC开始一次刷新操作,送出（即图6-22中的）经非门1、非门2、非门3后产生5组动态RAM芯片所需的有效信号，同时，DMAC发出刷新地址A6A0送到动态RAM各组芯片,在有效信号作用下，对指定行（5128个存储单元）进行刷新。完成一次刷新后，DMAC内部将地址自动加1，等待下一次刷新请求。DMAC完成一行刷新的时间为5T=850 ns,占整个刷新周期15s的1/18。 设计步骤 .分析给定条件和设计要求；我们设计一个指定容量的存储系统时，首先要分析给定条件，有多少位地址参加译码？地址范围？指定什么芯片？容量大小等。例如：20位地址，地址范围ROM从80000H开始，RAM从82000H开始。RAM用2114芯片（1K4）要求4K8，ROM用2716芯片，（2K8）要求4K8。经分析2114芯片需要8片，2716芯片需要2片。.按要求设计通用器件和地址译码规划；题目要求系统容量为8K，故选取3：8译码器74LS138、或门和反门。地址译码规划如下：2114容量1K4，片内译码需地址10位（A0A9）；2716容量2K8，片内译码需地址11位（A0A10）；3：8译码器3个地址输入端应选择除片内译码需地址外的最低3位地址，2716已选用到A10，所以应选A11、A12、A13三位地址分别连至74LS138的A、B、C三端。余下的地址位在本系统中是固定不变的，可以用来做74LS138要求的控制信号。74LS138要求的控制信号：G1要求高电平，我们将CPU发出的M/连至G1，只要CPU访问存储器M/信号为高电平，符合G1的要求。和要求输入低电平，根据题目要求地址从80000H开始，A19位必须为1，故将其取反连至。A14-A18各位均为0，将其通过或门连至G2B，满足了74LS138工作要求。74LS138输出片选信号的连接：根据题义连至第一片2716的CS端，连至第二片2716的端。RAM从82000H开始，故第一、二组2114应从74LS138的端引出片选信号。但是，引出片选信号选2K，而2114仅1K，这样一来我们用A10和搭配，当A10=0时和相或后作为第一组2114芯片的片选信号，当A10=1时取反（过非门）和相或后作为第二组2114芯片的片选信号。其余二组2114芯片应从引出片选信号，按第一组2114芯片相同方法连接。. 连结数据线和地址线；注意：2114片内接10位地址线，2716片内接11位地址线，地址线均为单向。 2114每片接4位数据线，两片共接8位数据线，双向。2716每片接8位数据线，只读器存储数据线应为单向输出线。如图6-4所示。图6-4 存储系统设计例6.1.2 典型例题解析【例6-1】某存储系统其用6116(20488)组成4KB的RAM。用CPU的地址线A13和A14分别作2片6116的片选控制（线选法），求各片6116的地址范围？（系统总线有16条地址线）解：每片6116芯片内有2048个存储单元，片内寻址需11条地址线（A0-A10），其余为片选地址线（A11-A15）。此时，我们应考虑A13和A14分别作2片6116的片选控制时，其它片选地址线未用，根据线选法的特点，若A13=0片选控制有效，必有A14=1，反之一样。下面展开分析2片6116的地址范围。第一片6116地址范围：4000H47FFH未用部分片内寻址地址部分地区A15 A14 A13 A12 A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A00 1 0 0 00 0 0 0 0 0 0 0 0 0 0最低地址0 1 0 0 01 1 1 1 1 1 1 1 1 1 1最高地址A11、A12、A15未参加译码，故地址位全为0，写1会出现地址重叠，A13=0，A14=1。第二片6116地址范围：2000H27FFH未用部分片内寻址地址部分地区A15 A14 A13 A12 A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A00 0 1 0 00 0 0 0 0 0 0 0 0 0 0最低地址0 0 1 0 01 1 1 1 1 1 1 1 1 1 1最高地址A11、A12、A15未参加译码，故地址位全为0，写1会出现地址重叠，A13=1，A14=0。 【例6-2】若上题中用A13位为0或为1，分别选择2片6116芯片（部分译码法），求各片6116的地址范围？每个存储单元的重叠地址为多少个？解：第一片6116地址范围：0000H07FFH未用部分片内寻址地址部分地区A15 A14 A13 A12 A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A00 0 0 0 00 0 0 0 0 0 0 0 0 0 0最低地址0 0 0 0 01 1 1 1 1 1 1 1 1 1 1最高地址A11、A12、A14、A15未参加译码，故地址位全为0， A13=0。第二片6116地址范围：2000H27FFH未用部分片内寻址地址部分地区A15 A14 A13 A12 A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A00 0 1 0 00 0 0 0 0 0 0 0 0 0 0最低地址0 0 1 0 01 1 1 1 1 1 1 1 1 1 1最高地址A11、A12、A14、A15未参加译码，故地址位全为0，A13=1。因为5条片选地址位仅用了一位，其余4位地址组合值使每个存储单元有重叠地址，重叠地址的数量为24=16。62 教材习题解答1. 内存和外存的功能如何，有什么联系和区别？【解】内存的存取速度快而容量有限，用于存放CPU现行程序和数据；外存的容量大但存取速度较慢，用于存放CPU暂时不用或尚未用过的程序。弥补内存的容量不足。当某个时刻CPU