EDA选择题题库(65题)_附答案.pdf

1 7 EDA 选择题题库 教师教师组组卷卷 学生学生备考备考用用 1 在 EDA 工具中 能完成在目标系统器件上布局布线软件称为 C A 仿真器 B 综合器 C 适配器 D 下载器 2 在执行 Quartus 的 D 命令 可以精确分析设计电路输入与输出波 形间的延时量 A Create default symbol B Simulator C Compiler D Timing Analyzer 3 在 Verilog HDL 中 用语句 D 表示 clock 的下降沿 A posedge clock B negedge clock C clock 1 b0 D clock 1 b1 4 QuartusII 中编译 Verilog 源程序时要求 C A 文件名和实体可不同名 B 文件名和实体名无关 C 文件名和实体名要相同 D 不确定 5 Verilog 语言对大小写是 D A 敏感的 B 只能用小写 C 只能用大写 D 不敏感 6 在 Verilog 语言中 标识符描述正确的是 A A 必须以英文字母或下划线开头 B 可以使用汉字开头 C 可以使用数字开头 D 任何字符都可以 7 符合 Verilog 标准的标识符是 A A A 2 B A 2 C 2A D 22 8 符合 Verilog 标准的标识符是 A A a 2 3 B a 2 C 2 2 a D 2a 9 不符合 Verilog 标准的标识符是 C A a 1 in B a in 2 C 2 a D asd 1 10 下面数据中属于实数的是 A A 4 2 B 3 C 1 b1 D 5 b11011 11 下面数据中属于位矢量的是 D A 4 2 B 3 C 1 b1 D 5 b11011 12 运算符优先级的说法正确的是 A A NOT 的优先级最高 B AND 和 NOT 属于同一个优先级 C NOT 的优先级最低 D 前面的说法都是错误的 13 运算符优先级的说法正确的是 D A 括号不能改变优先级 B 不能使用括号 C 括号的优先级最低 D 括号可以改变优先级 2 7 14 如果 a 1 b 0 则逻辑表达式 a D 前面的都不正确 16 EDA 的中文含义是 A A 电子设计自动化 B 计算机辅助计算 C 计算机辅助教学 D 计算机辅助制造 17 可编程逻辑器件的英文简称是 D A FPGA B PLA C PAL D PLD 18 现场可编程门阵列的英文简称是 A A FPGA B PLA C PAL D PLD 19 基于下面技术的 PLD 器件中允许编程次数最多的是 C A FLASH B EEROM C SRAM D PROM 20 在 EDA 中 ISP 的中文含义是 B A 网络供应商 B 在系统编程 C 没有特定意义 D 使用编程器烧写 PLD 芯片 21 在 EDA 中 IP 的中文含义是 D A 网络供应商 B 在系统编程 C 没有特定意义 D 知识产权核 22 EPF10K20TC144 4 具有多少个管脚 A A 144 个 B 84 个 C 15 个 D 不确定 23 如果 a 1 b 1 则逻辑表达式 a b b i 7 i i 1 定义循环次数为 A 次 A 8 B 7 C 0 D 1 31 执行 Quartus II 的 C 命令 可以对设计的电路进行仿真 A Creat Default Symbol B Compiler C Simulator D Programmer 32 下面哪一个是 Quartus II 中的波形编辑文件的后缀名 B A gdf B vwf C sys D tdf 33 在 Quartus II 集成环境下为图形文件产生一个元件符号的主要作用是 D A 综合 B 编译 C 仿真 D 被高层次电路设计调用 34 在 Quartus II 工具软件中 完成网表提取 数据库建立 逻辑综合 逻 辑分割 适配 延时网表提取和编程文件汇编等操作 并检查设计文件是否 正确的过程称为 B A 编辑 B 编译 C 综合 D 编程 35 综合是 EDA 设计流程的关键步骤 综合就是把抽象设计层次中的一种表 示转化成另一种表示的过程 在下面对综合的描述中 D 是错误的 A 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构 相映射的网表文件 B 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综合 约束 C 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射 过程 并且这种映射关系不是唯一的 4 7 D 综合是纯软件的转换过程 与器件硬件结构无关 36 关于 Verlog 中的数字 请找出以下数字中数值最小的一个 A 8 b11001100 B 8 hCD C 8 d205 D 8 o315 37 下列标识符中 B 是不合法的标识符 A State0 B 9moon C Not Ack 0 D signal 38 执行 Quartus II 的 A 命令 可以为设计电路建立一个元件符号 A create symbol file B simulator C compiler D timing analyzer 39 请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于 C A ROM B CPLD C FPGA D GAL 40 基于 EDA 软件的 FPGA CPLD 设计流程为 原理图 HDL 文本输入 A 综合 适配 B 编程下载 硬件测试 A 功能仿真 B 时序仿真 C 逻辑综合 D 配置 41 IP 核在 EDA 技术和开发中具有十分重要的地位 提供用 VHDL 等硬件描 述语言描述的功能块 但不涉及实现该功能块的具体电路的 IP 核为 A A 软 IP B 固 IP C 硬 IP D 全对 42 综合是 EDA 设计流程的关键步骤 在下面对综合的描述中 D 是错误的 A 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构 相映射的网表文件 C 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综合 约束 D 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射 过程 并且这种映射关系是唯一的 即综合结果是唯一的 43 大规模可编程器件主要有 FPGA CPLD 两类 其中 CPLD 通过 A 实 现其逻辑功能 A 可编程乘积项逻辑 B 查找表 LUT C 输入缓冲 D 输出缓冲 44 大规模可编程器件主要有 FPGA CPLD 两类 其中 FPGA 通过 B 实 现其逻辑功能 A 可编程乘积项逻辑 B 查找表 LUT C 输入缓冲 D 输出缓冲 45 电子系统设计优化 主要考虑提高资源利用率减少功耗 即面积优化 以及提高运行速度 即速度优化 下列方法中 A 不属于面积优化 5 7 A 流水线设计 B 资源共享 C 逻辑优化 D 串行化 46 always 语句电平敏感信号触发情况下 不完整的 IF 语句 其综合结果 可实现 A A 时序逻辑电路 B 组合逻辑电路 C 双向电路 D 三态控制电路 47 状态机编码方式中 其中 A 占用触发器较多 但其简单的编码 方式可减少状态译码组合逻辑资源 且易于控制非法状态 A 一位热码编码 B 顺序编码 C 状态位直接输出型编码 D 格雷码编码 48 大规模可编程器件主要有 FPGA CPLD 两类 下列对 CPLD 结构与工作原 理的描述中 正确的是 C A CPLD 即是现场可编程逻辑器件的英文简称 B CPLD 是基于查找表结构的可编程逻辑器件 C 早期的 CPLD 是从 GAL 的结构扩展而来 D 在 Altera 公司生产的器件中 FLEX10K 系列属 CPLD 结构 49 基于 EDA 软件的 FPGA CPLD 设计流程为 原理图 HDL 文本输入 综合 适配 编程下载 硬件测试 功能仿真 时序仿真 逻辑综合 配置 引脚锁定 D A B C D 50 大规模可编程器件主要有 FPGA CPLD 两类 下列对 FPGA 结构与工作原 理的描述中 正确的是 C A FPGA 是基于乘积项结构的可编程逻辑器件 B FPGA 是全称为复杂可编程逻辑器件 C 基于 SRAM 的 FPGA 器件 在每次上电后必须进行一次配置 D 在 Altera 公司生产的器件中 MAX7000 系列属 FPGA 结构 6 7 51 如果线网类型变量说明后未赋值 起缺省值是 D A x B 1 C 0 D z 52 现网中的值被解释为无符号数 在连续赋值语句中 assign addr 3 0 3 则 addr 被赋予的值是 A A 4 b1101 B 4 b0011 C 4 bxx11 D 4 bzz11 53 reg 7 0 mema 255 0 正确的赋值是 A A mema 5 3 d0 B 8 d0 C 1 b1 D mema 5 3 0 4 d1 54 a 4 b1100 b 4 bx110 选出正确的运算结果 B A a B out sum d C out sum d D 都正确 58 下面哪个是可以用 verilog 语言进行描述 而不能用 VHDL 语言进行描述 的级别 A A 开关级 B 门电路级 C 体系结构级 D 寄存器传输级 59 在 verilog 中 下列语句哪个不是分支语句 D A if else B case C casez D repeat 60 Verilog 连线类型的驱动强度说明被省略时 则默认的输出驱动强度为 B A supply B strong C pull D weak 61 已知 a 1b 1 b 3b 001 那么 a b C A 4b 0011 B 3b 001 C 4b 1001 D 3b 101 62 在 verilog 语言中 a 4b 1011 那么 a D A 4b 1011 B 4b 1111 C 1b 1 D 1b 0 63 在 verilog 语言中 a 4b 10