连接Spansion SPI 串行闪存,以配置Altera FPGA.pdf

出版物 编号出版物 编号Configuring Altera FPGAs via SPI Flash AN修订版本修订版本05发行 日期发行 日期2012 年 3 月 12 1 简介简介 Altera FPGA 是可编程逻辑器件 用于实现基本逻辑功能 芯片之间互连 信号处理以及嵌入式处理 可通 过每次上电都需要重新编程的 SRAM 存储阵列对这些器件进行编程配置 通常会使用多种不同的方法来配置 FPGA 包括通过微处理器 JTAG 端口进行编程 或者直接通过串行 PROM 或闪存进行编程 Spansion SPI 串行外围设备接口 闪存可轻松连接到 Altera FPGA 以便在加电时配置 FPGA Altera Cyclone IV Cyclone III Cyclone II Cyclone Stratix VI Stratix III Stratix II Stratix II GX Arria II GX 和 Arria GX 系列均支持串行 SPI 配置模式 在第 2 2 节 第 2页的 对Altera Quartus II V10 1 的Spansion SPI 闪存进行有效串行模式编程 中详细介绍 了对装有 Altera Quartus II V10 1 或更高版本的 Spansion SPI 闪存进行有效串行模式编程的方法 2 配置注意事项和方法配置注意事项和方法 与将 SPI 闪存连接到现在将发布的 Altera FPGA 相关的配置注意事项 将介绍 Altera FPGA 配置周期的详细 信息 并讨论对 Spansion SPI 闪存进行编程的不同方法或设计选项 2 1配置周期配置周期 配置周期的三个阶段分别是加电复位 配置和初始化 FPGA 的加电复位 POR 电路会使器件保持复位状 态 直至所有施加的电压均达到稳定电平 FPGA 进入 POR 状态后 会立即将 nSTATUS 信号驱动为低电 平 以指示器件忙 并会将 CONF DONE 信号驱动为低电平 以指示其配置尚未完成 同时会使所有用户 I O 针脚进入三态 POR 之后 当 nSTATUS 信号被与 nSTATUS 相连的外部拉升电阻拉高后 FPGA 便会释 放 nSTATUS 并进入配置模式 由 FPGA 器件生成的串行时钟 DCLK 控制着从 SPI 闪存到 FPGA 的配置数据传输 所有配置数据都传输到 FPGA 之后 FPGA 会释放由外部拉升电阻拉高的 CONF DONE 针脚 CONF DONE 变为逻辑高电平之后 会开始 FPGA 初始化 内部初始化之后 FPGA 会进入用户模式 连接连接 Spansion SPI 串行闪存 以配置串行闪存 以配置 Altera FPGA 应用说明应用说明 2Configuring Altera FPGAs via SPI Flash AN 052012 年年 3 月月 12 应 用 说 明应 用 说 明 2 2对对 Altera Quartus II V10 1 的的 Spansion SPI 闪存进行有效串行模式编程闪存进行有效串行模式编程 此处是通过有效串行模式对表 4 1 中列出的 Spansion SPI 闪存进行编程的 Altera Quartus II V10 1 或更高版 本的说明 1 打开 Quartus II 项目 2 转至 文件 转换编程文件 3 窗口将打开 a 编程文件类型 pof b 选择模式 有效串行 c 配置器件 EPCS64 有关 S25FL064P 的示例 另请参见表 4 1 d 单击 高级 然后选中 禁用 EPCS ID 检查 e 单击 SOF 数据 并添加 sof 文件 映像文件 f 单击 生成 a 将创建 pof 文件 4 转至 编程器 并选择 有效串行编程模式 然后添加 pof 文件 5 选中 程序 配置 然后启动 2 3直接编程直接编程 SPI 闪存闪存 生产期间 会通过第三方编程器加载包含配置数据的 Spansion SPI 闪存 在最终产品中安装之后 每次加电 时 在板外编程的 SPI 闪存会配置 Altera FPGA 但是 如果计划更改配置数据 SPI 闪存需要在板上重新编 程 图 4 4 到图 4 6 显示了直接 SPI 闪存系统内编程 ISP 的端板 ISP 编程器选择指示端板配置 为了允许 外部资源直接通过此端板对 SPI 闪存进行编程 nCONFIG 输入信号必须保持低电平 以强制 FPGA I O 针脚 在编程期间进入高阻状态 从而 FPGA I O 针脚到 SPI 闪存重新编程不会有任何干扰 2 4通过并行闪存加载器通过并行闪存加载器 PFL 宏功能对宏功能对 Spansion SPI 闪存进行编程闪存进行编程 如 Altera 并行闪存加载器宏功能用户指南 版本 1 1 2011 年 2 月 中所列 PFL 宏功能在 Quad 模式 下支持 Spansion S25FL032P S25FL064P 和 S25FL129P SPI 多 I O 闪存 Quartus II 软件中举例说明了 PFL 宏功能 可通过 JTAG 接口对 SPI 闪存进行编程 并可控制从 SPI 闪存到 Altera FPGA 的配置 Quartus II 软件版本 10 0 以及更高版本支持 PFL 宏功能中的 Quad 模式 Spansion S25FL P SPI 闪存 3 SPI 基本功能基本功能 串行外围设备接口 SPI 是简单的 4 线制同步接口协议 允许主器件和一台或多台从器件互相通信 SPI 总线 由 4 条信号线组成 由主器件生成的主器件输出从器件输入 MOSI 信号 数据到从器件 由从器件生成的主器件输入从器件输出 MISO 信号 数据到主器件 由主器件生成的用于同步数据传输的串行时钟 SCK 信号 由主器件生成的用于选择各从器件的从器件选择 SS 信号 也称为芯片选择 CS 或芯片启用 CE 在本应用说明中 FPGA 是主器件 用于配置 FPGA 的 SPI 串行闪存是从器件 如图 3 1 所示 2012 年年 3 月月 12Configuring Altera FPGAs via SPI Flash AN 053 应 用 说 明应 用 说 明 图图 3 1 通过 SPI 闪存直接配置 FPGA 接口 4 SPI 闪存与闪存与 FPGA 的连接的连接 图 4 1 显示了 SPI 闪存与 Altera FPGA 之间连接的简化框图 该图显示了 Altera FPGA 与 SPI 闪存之间的接 口 还显示了用于对 SPI 闪存进行直接 系统内 编程和 JTAG 编程的端板 用于从 PC 或嵌入式主机更新 配置数据 Altera 会调用其 SPI 接口有效串行 AS 配置接口 图图 4 1 具有重新编程功能的配置接口 下文详细介绍了 Altera FPGA 与 Spansion SPI 闪存之间的连接 图 4 2 到图 4 5 中显示了 SPI 闪存与只具有 直接 ISP 编程功能的 Cyclone Stratix 和 Arria 系列 FPGA 器件之间的连接 图 4 6 到图 4 9 中显示了与具 有直接编程功能和 JTAG 编程功能的器件的连接 请注意 Altera 目前不支持 JTAG 编程 但已添加此功能作 为未来的功能 表 4 12 中提供了与用于 ISP 和 JTAG 编程的 10 针脚公头端板之间的信号连接 Altera USB Blaster MasterBlaster ByteBlaster II Ethernet Blaster 或 MasterBlasterMV 下载电缆可用于对连接至 ISP AS 模 式 或 JTAG 端板的包含配置数据更新的嵌入式 Spansion SPI 闪存进行编程 表 4 13 中列出了信号说明 FPGA 的内部振荡器提供 DCLK 输出 用于驱动 SPI 闪存的时钟输入 MISO MOSI SCK SS Master Slave FPGA SPI PC JTAG ISP SPI Altera FPGA AS PC 4Configuring Altera FPGAs via SPI Flash AN 052012 年年 3 月月 12 应 用 说 明应 用 说 明 表 4 14 中列出了每个 Altera FPGA 系列的模式选择 MSEL 针脚的逻辑电平和电压连接 模式选择针脚具有 始终有效的内部下拉电阻 表 4 5 到表 4 11 介绍了 Cyclone Stratix 和 Arria 系列不同成员典型配置位要求所需的最小 SPI 闪存器件 注 注 1 虽然制造商和器件ID 不同 但器件具有兼容的针脚 封装 功能和命令集 2 针对这一系列器件 Spansion 可以提供其它封装形式 图图 4 2 Spansion SPI 串行闪存与 Cyclone III IV FPGA 配置连接 注 注 对于 Cyclone IV 请在串行配置器件的近端连接 25 欧姆的串行电阻 表表 4 1 Altera EPCS 与 Spansion SPI 可兼容器件的映射 Altera Spansion 部件号部件号 EPCS4S25FL004K0XMFI04 EPCS16S25FL016K0XMFI04 EPCS64S25FL064P0XMFI00 EPCS128S25FL128SAGMFI01 SPI ISP ASDO DATA0 nCSO DCLK SI SO CS SCK Cyclone III IV FPGA Spansion S25FLxxx SPI MSEL3 MSEL2 MSEL1 MSEL0 nCEO CONF DONE nSTATUS nCONFIG WP HOLD 4 7 K 4 7 K 3 3V 10 K 10 K 10 K SPI VCCIO N C nCE 10 K VCCIO VCCINT BAT54 SPI VCXCIO 10 pF SPI GND FPGA 2012 年年 3 月月 12Configuring Altera FPGAs via SPI Flash AN 055 应 用 说 明应 用 说 明 注 注 1 最终数据值来自Altera 2 设备容量适用于未压缩的数据文件 注 注 1 最终数据值来自Altera 2 设备容量适用于未压缩的数据文件 表表 4 2 Cyclone IV E 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP4CE62 944 088S25FL004K EP4CE102 944 088S25FL004K EP4CE154 086 848S25FL004K EP4CE225 748 552S25FL008K EP4CE309 534 304S25FL016K EP4CE409 534 304S25FL016K EP4CE5514 889 560S25FL016K EP4CE7519 965 752S25FL032P EP4CE11528 571 696S25FL032P 表表 4 3 Cyclone IV GX 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP4CGX153 805 568S25FL004K EP4CGX227 600 040S25FL008K EP4CGX30 7 600 040S25FL008K 24 500 000S25FL032P EP4CGX5024 500 000S25FL032P EP4CGX7524 500 000S25FL032P EP4CGX11039 425 016S25FL064P EP4CGX15039 425 016S25FL064P 6Configuring Altera FPGAs via SPI Flash AN 052012 年年 3 月月 12 应 用 说 明应 用 说 明 图图 4 3 Spansion SPI 串行闪存的 Stratix III IV FPGA 配置连接 注 注 1 最终数据值来自Altera 2 器件容量适用于未压缩的数据文件 3 压缩要求位流配置大于128 Mb 表表 4 4 Stratix IV 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目 最小 配置位数目 最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 EP4SE23094 557 465S25FL128S EP4SE360128 395 577S25FL128S EP4SE530171 722 057S25FL128S 3 EP4SE820241 684 465S25FL128S 3 EP4SGX7047 833 345S25FL064P EP4SGX11047 833 345FL064P EP4SGX18094 557 465S25FL128S EP4SGX23094 557 465S25FL128S EP4SGX290 128 395 577S25FL128S 171 722 057S25FL128S 3 EP4SGX360 128 395 577S25FL128S 171 722 057S25FL128S 3 EP4SGX530171 722 057S25FL128S 3 EP4S40G294 557 465S25FL128S EP4S40G5171 722 057S25FL128S 3 EP4S100G294 557 465S25FL128S EP4S100G3171 722 057S25FL128S 3 EP4S100G4171 722 057S25FL128S 3 EP4S100G5171 722 057S25FL128S 3 ASDO DATA0 nCSO DCLK SI SO CS SCK Stratix III IV FPGA Spansion S25FLxxx SPI MSEL2 MSEL1 MSEL0 nCEO CONF DONE nSTATUS nCONFIG WP HOLD 4 7 K 4 7 K 3 0V 10 K 10 K 10 K SPI VCC 3 0V N C nCE SPI ISP 2012 年年 3 月月 12Configuring Altera FPGAs via SPI Flash AN 057 应 用 说 明应 用 说 明 注 注 1 初级数据值来自Altera 2 器件容量适用于未压缩 已压缩的数据文件 假设压缩最低会使数据容量减小35 注 注 1 初级数据值来自Altera 2 器件容量适用于未压缩 已压缩的数据文件 假设压缩最低会使数据容量减小35 表表 4 5 Stratix III 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP3SL5022 000 00032 Mb S25FL032P 16 Mb S25FL016K EP3SL7022 000 00032 Mb S25FL032P 16 Mb S25FL016K EP3SL11047 000 00064 Mb S25FL064P 32 Mb S25FL032P EP3SL15047 000 00064 Mb S25FL064P 32 Mb S25FL032P EP3SL20093 000 000128 Mb S25FL129P 64 Mb S25FL064P EP3SE26093 000 000128 Mb S25FL129P 64 Mb S25FL064P EP3SL340120 000 000128 Mb S25FL129P 128 Mb S25FL129P EP3SE5026 000 00032 Mb S25FL032P 32 Mb S25FL032P EP3SE8048 000 00064 Mb S25FL064P 32 Mb S25FL032P EP3SE11048 000 00064 Mb S25FL064P 32 Mb S25FL032P 表表 4 6 Cyclone III 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP3C53 000 0004 Mb S25FL004K 4 Mb S25FL004K EP3C103 000 0004 Mb S25FL004K 4 Mb S25FL004K EP3C164 100 0008 Mb S25FL008K 4 Mb S25FL004K EP3C255 800 0008 Mb S25FL008K 8 Mb S25FL008K EP3C409 600 00016 Mb S25FL016K 8 Mb S25FL008K EP3C5514 900 00016 Mb S25FL016K 16 Mb S25FL016K EP3C8020 000 00032 Mb S25FL032P 16 Mb S25FL016K EP3C12028 600 00032 Mb S25FL032P 32 Mb S25FL032P 8Configuring Altera FPGAs via SPI Flash AN 052012 年年 3 月月 12 应 用 说 明应 用 说 明 图图 4 4 Spansion SPI 串行闪存的 Cyclone Cyclone II FPGA 配置连接 注 注 1 最终数据值来自Altera 2 器件容量适用于未压缩 已压缩的数据文件 假设压缩最低会使数据容量减小35 表表 4 7 Cyclone II 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP2C51 265 7924 Mb S25FL004K 4 Mb S25FL004K EP2C81 983 5364 Mb S25FL004K 4 Mb S25FL004K EP2C153 892 4964 Mb S25FL004K 4 Mb S25FL004K EP2C203 892 4964 Mb S25FL004K 4 Mb S25FL004K EP2C356 848 6088 Mb S25FL008K 8 Mb S25FL008K EP2C509 951 10416 Mb S25FL016K 8 Mb S25FL008K EP2C7014 319 21616 Mb S25FL016K 16 Mb S25FL016K SPI ISP ASDO DATA0 nCSO DCLK SI SO CS SCK Cyclone Cyclone II FPGA Spansion S25FLxxx SPI MSEL1 MSEL0 nCEO CONF DONE nSTATUS nCONFIG WP HOLD 4 7 K 4 7 K 3 3V 10 K 10 K 10 K SPI VCC 3 3V N C nCE 10 K 2012 年年 3 月月 12Configuring Altera FPGAs via SPI Flash AN 059 应 用 说 明应 用 说 明 注 注 1 最终数据值来自Altera 2 器件容量适用于未压缩 已压缩的数据文件 假设压缩最低会使数据容量减小35 图图 4 5 Spansion SPI 串行闪存的 Stratix II Stratix II GX Arria GX FPGA 配置连接 注 注 1 最终数据值来自Altera 2 器件容量适用于未压缩 已压缩的数据文件 假设压缩最低会使数据容量减小35 表表 4 8 Cyclone 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP1C3627 3764 Mb S25FL004K 4 Mb S25FL004K EP1C4924 5124 Mb S25FL004K 4 Mb S25FL004K EP1C61 167 2164 Mb S25FL004K 4 Mb S25FL004K EP1C122 323 2404 Mb S25FL004K 4 Mb S25FL004K EP1C203 559 6084 Mb S25FL004K 4 Mb S25FL004K 表表 4 9 Stratix II 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP2S154 721 5448 Mb S25FL008K 4 Mb S25FL004K EP2S309 640 67216 Mb S25FL016K 8 Mb S25FL008K EP2S6016 951 82432 Mb S25FL032P 16 Mb S25FL016K EP2S9025 699 10432 Mb S25FL032P 16 Mb S25FL016K EP2S13037 325 76064 Mb S25FL064P 32 Mb S25FL032P EP2S18049 814 76064 Mb S25FL064P 32 Mb S25FL032P ASDO DATA0 nCSO DCLK SI SO CS SCK Stratix II Stratix II GX Arria GX FPGA Spansion S25FLxxx SPI MSEL3 MSEL2 MSEL1 MSEL0 nCEO CONF DONE nSTATUS nCONFIG WP HOLD 4 7 K 4 7 K 3 3V 10 K 10 K 10 K SPI VCC 3 3V N C nCE SPI ISP 10Configuring Altera FPGAs via SPI Flash AN 052012 年年 3 月月 12 应 用 说 明应 用 说 明 注 注 1 最终数据值来自Altera 2 器件容量适用于未压缩 已压缩的数据文件 假设压缩最低会使数据容量减小35 注 注 1 初级数据值来自Altera 2 器件容量适用于未压缩 已压缩的数据文件 假设压缩最低会使数据容量减小35 图图 4 6 具有 ISP 和 JTAG 编程功能的 Stratix III IV FPGA 配置 表表 4 10 Stratix II GX 系列 FPGA 器件的 SPI 闪存选择 FPGA 配置位数目配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP2GX30C D9 640 67216 Mb S25FL016K 8 Mb S25FL008K EP2GX60C D E16 951 82432 Mb S25FL032P 16 Mb S25FL016K EP2GX90E F25 699 10432 Mb S25FL032P 16 Mb S25FL016K EP2GX130G37 325 76064 Mb S25FL064P 32 Mb S25FL032P 表表 4 11 Arria GX 系列 FPGA 器件的 SPI 闪存选择 设备配置位数目设备配置位数目 1 最小最小 SPI 闪存器件 闪存器件 Spansion 部件号 部件号 2 EP1AGX20C D7 203 6218 Mb S25FL008K 8 Mb S25FL008K EP1AGX35C D10 859 19716 Mb S25FL016K 8 Mb S25FL008K EP1AGX50C D14 514 77316 Mb S25FL016K 16 Mb S25FL016K EP1AGX60C D E16 951 82432 Mb S25FL032P 16 Mb S25FL016K EP1AGX90E25 699 10432Mb S25FL032P 16 Mb S25FL016K ASDO DATA0 nCSO DCLK SI SO CS SCK Stratix III IV FPGA Spansion S25FLxxx SPI MSEL2 MSEL1 MSEL0 nCEO CONF DONE nSTATUS nCONFIG WP HOLD 4 7 K 4 7 K 3 0V 10 K 10 K 10 K SPI VCC N C nCE VCC TMS TDI TDO TCK TRST VCC 1K VCC 10 K 10 K SPI ISP JTAG 2012 年年 3 月月 12Configuring Altera FPGAs via SPI Flash AN 0511 应 用 说 明应 用 说 明 图图 4 7 具有 ISP 和 JTAG 编程功能 Cyclone III IV FPGA 配置 图图 4 8 具有 ISP 和 JTAG 编程功能 Cyclone Cyclone II FPGA 配置 SPI ISP ASDO DATA0 nCSO DCLK SI SO CS SCK Cyclone III IV FPGA Spansion S25FLxxx SPI MSEL3 MSEL2 MSEL1 MSEL0 nCEO CONF DONE nSTATUS nCONFIG WP HOLD 4 7 K 4 7 K 3 3V 10 K 10 K 10 K SPI VCCIO N C nCE 10 K VCCIO VCCINT BAT54 SPI VCXCIO 10 pF SPI GND FPGA 1K VCCA TMS TDI TDO TCK 10 K VCCA JTAG ASDO DATA0 nCSO DCLK SI SO CS SCK Cyclone Cyclone II FPGA Spansion S25FLxxx SPI MSEL1 MSEL0 nCEO CONF DONE nSTATUS nCONFIG WP HOLD 4 7 K 4 7 K VCC 10 K 10 K 10 K SPI VCC N C nCE 10 K TMS TDI TDO TCK 1K VCC 1 1 Cyclone 10 K CycloneII 1 K JTAG SPI ISP 12Configuring Altera FPGAs via SPI Flash AN 052012 年年 3 月月 12 应 用 说 明应 用 说 明 图图 4 9 具有 ISP 和 JTAG 编程功能的 Stratix II Stratix II GX Arria GX FPGA 配置 图图 4 10 10 针脚公头端板的针脚方向 注 注 1 将下载电缆电源针脚连接到与直接编程端板相连的拉升电阻使用的相同电压 2 将下载电缆电源针脚连接到与JTAG 编程端板相连的拉升电阻使用的相同电压 3 VIO 是MasterBlaster 下载电缆输出驱动的参考电压 对于ByteBlasterMV 电缆 该针脚无连接 在USB Blaster 和ByteBlaster II 电缆 中 如果JTAG 接口用于有效串行编程 则该针脚连接至nCE 否则该针脚无连接 表表 4 12 连接和 JTAG 编程端板方式的针脚分配 针脚直接编程针脚直接编程JTAG 编程编程 1DCLK SCKTCK 2GNDGND 3CONF DONETDO 4VCC 1 VCC 2 5nCONFIGTMS 6nCEVIO 3 7ASDO SIN C 8nCS0 CS N C 9DATA0 SOTDI 10GNDGND ASDO DATA0 nCSO DCLK SI SO CS SCK Stratix II Stratix II GX Arria GX FPGA Spansion S25FLxxx SPI MSEL3 MSEL2 MSEL1 MSEL0 nCEO CONF DONE nSTATUS nCONFIG WP HOLD 4 7 K 4 7 K 3 3V 10 K 10 K 10 K SPI VCC N C nCE 10 K 10 K TMS TDI TDO TCK TRST VCC 1K VCC VCC JTAG SPI ISP 1 2 3 4 5 6 7 8 9 10 2012 年年 3 月月 12Configuring Altera FPGAs via SPI Flash AN 0513 应 用 说 明应 用 说 明 表表 4 13 SPI 闪存的 FPGA 配置的针脚说明 针脚名称类型针脚名称类型 FPGA 描述描述 MSEL 1 0 MSEL 2 0 MSEL 3 0 输入 输入 输入 Cyclone Cyclone II Stratix III Cyclone III Stratix II Arria GX 模式针脚 选择 FPGA 配置方案 这些输入针脚必须硬 接线至 VCC 或 GND 这些针脚具有始终有效的内部下 拉电阻 nCONFIG 输入所有 FPGA 系列 配置控制 在用户模式期间将 nCONFIG 针脚拉低将导 致 FPGA 丢失其配置数据 进入复位状态并使其所有 I O 针脚进入三态 将此针脚转换为高电平将启动重新配置 nSTATUS 漏极开路 双向 直连 I O 所有 FPGA 系列 nStatus I O 加电后 器件会立即将 nSTATUS 驱动为低 电平 并会在加电复位时间之后释放 状态输出 如果在配置期间出错 nSTATUS 会被目标器 件拉低 状态输入 在配置或初始化期间 如果外部电源将 nSTATUS 针脚拉低 目标器件会进入错误状态 在配置 和初始化之后将 nSTATUS 拉低不会影响配置好的器件 CONF DONE 漏极开路 双向 直连 I O 所有 FPGA 系列 状态 I O 状态输出 配置之前和配置期间 目标器件会将 CONF DONE 针脚拉低 器件无错地接收到其全部配置 数据之后 会立即开始初始化周期 器件会释放 CONF DONE 输出 状态输入 该针脚必须具有外部 10 K 拉升电阻 器件 才能进行初始化 器件接收到其全部配置数据之后 CONF DONE 针脚会转换为高电平 器件会初始化 并 会进入用户模式 配置和初始化完成后 CONF DONE 被驱动为低电平不 会影响器件配置 nCE 输入所有 FPGA 系列 有效低电平芯片启用 向 nCE 施加低电平信号使器件能 够被配置 配置 初始化和用户模式期间 nCE 必须保 持低电平 应将此针脚与下拉电阻连接 nCEO 输出所有 FPGA 系列 级联芯片启用 用于在配置多器件时级联到相邻器件的 nCE 针脚 在配置单个器件时 此针脚保持浮接状态 DATA0 输入所有 FPGA 系列 数据输入 在 AS 模式下 会向 DATA0 针脚上的目标器 件显示 SPI 闪存器件的串行配置数据 配置后 DATA0 可用作用户 I O 针脚 该针脚具有始终有效的内部拉升电 阻 ASDO 输出所有 FPGA 系列 数据输出 在 AS 模式下 目标器件向 SPI 闪存器件发 出的控制信号用于读出配置数据 在 AS 模式下 ASDO 具有始终有效的内部拉升电阻 DCLK 输出所有 FPGA 系列 数据时钟 在 AS 模式下 DCLK 向 SPI 闪存提供同步时 序 用于向目标器件发送配置数据 该针脚具有始终有 效的内部拉升电阻 nCSO 输出所有 FPGA 系列 芯片选择输出 启用 SPI 闪存芯片选择输入来发送配置 数据 该针脚具有始终有效的内部拉升电阻 TDI 输入所有 FPGA 系列 JTAG 测试数据输入 连续输入指令及测试和编程数据 TCK 上升沿时 数据会转入 如果不需要 JTAG 接口 则可将此针脚连接至 Vcc 以禁用 JTAG 电路 TDO 输出所有 FPGA 系列 JTAG 测试数据输出 连续输出指令以及测试和编程数 据 TCK 下降沿时 数据会转出 如果不需要 JTAG 接 口 则可断开此针脚的连接 以禁用 JTAG 电路 TMS 输入所有 FPGA 系列 JTAG 测试模式选择 提供控制信号 以确定 TAP 控制 器状态机的转换 TCK 上升沿时 会进行 TMS 转换 如 果不需要 JTAG 接口 则可将此针脚连接至 Vcc 以禁用 JTAG 电路 TCK 输入所有 FPGA 系列 JTAG 测试时钟 为边界扫描电路提供时钟 时钟上升沿 和下降沿时都会运行 如果不需要 JTAG 接口 则可将 此针脚连接至 GND 以禁用 JTAG 电路 TRST 输入Stratix 系列 JTAG 测试复位 提供有效低电平输入 用于异步复位边 界扫描电路 根据 IEEE 标准 1149 1 此针脚可选 如 果不需要 JTAG 接口 则可将此针脚连接至 GND 以禁 用 JTAG 电路 14Configuring Altera FPGAs via SPI Flash AN 052012 年年 3 月月 12 应 用 说 明应 用 说 明 注 注 1 所有FPGA 系列的最高运行频率为40 MHz 但Cyclone 系列除外 它的最大频率为20 MHz 表表 4 14 模式选择针脚的逻辑电平和电压连接 FPGA 系列配置方案系列配置方案 注 注 1 模式选择针脚施加的逻辑电平电压连接模式选择针脚施加的逻辑电平电压连接 Stratix IV 快速 AS MSEL2 0 逻辑 1 VCCPGM 逻辑 0 GND MSEL1 1 MSEL0 1 Stratix III 快速 AS MSEL2 0 逻辑 1 VCCPGM 逻辑 0 GND MSEL1 1 MSEL0 1 Stratix II Stratix II GX Arria GX AS MSEL3 1 逻辑 1 VCCPD 逻辑 0 GND MSEL2 1 MSEL1 0 MSEL0 1 快速 AS MSEL3 1 MSEL2 0 MSEL1 0 MSEL0 0 Cyclone III AS MSEL3 0 逻辑 1 VCCA 逻辑 0 GND MSEL2 0 MSEL1 1 MSEL0 0 快速 AS MSEL3 1 MSEL2 1 MSEL1 0 MSEL0 1 Cyclone II AS MSEL1 0 逻辑 1 VCCIO 逻辑 0 GND MSEL0 0 快速 AS MSEL1 1 MSEL0 0 CycloneAS MSEL1 0 逻辑 0 GND MSEL0 0 表表 4 15 模式选择针脚的 Cyclone IV 逻辑电平和电压连接 FPGA 系列配置方案系列配置方案 MSEL3MSEL2MSEL1MSEL0 POR 延迟电压连接延迟电压连接 V Cyclone IV GX EP4CGX15 EP4CGX22 EP4CGX30 F484 封装除外 AS 101 快速 3 3 011 快速 3 0 2 5 001 标准 3 3 010 标准 3 0 2 5 Cyclone IV GX EP4CGX30 仅 限 F484 封装 EP4CGX50 EP4CGX75 EP4CGX110 EP4CGX150 AS 1101 快速 3 3 1011 快速 3 0 2 5 1001 标准 3 3 1010 标准 3 0 2 5 Cyclone IV EAS 1101 快速 3 3 0100 快速 3 0 2 5 0010 标准 3 3 0011 标准 3 0 2 5 2012 年年 3 月月 12Configuring Altera FPGAs via SPI Flash AN 0515 应 用 说 明应 用 说 明 5 电源管理电源管理 电源管理 包括电源上升率 上升电压差和电源排序 不在本应用说明的范围之内 相关信息 请参考 Altera 的电源管理文献 6 参考资料参考资料 Altera Cyclone 器件手册 第 13 章 配置 Cyclone FPGA 版本 1 7 2007 年 1 月 Altera Cyclone II 器件手册 第 13 章 配置 Cyclone II 器件 版本 1 2 2007 年 2 月 Altera Cyclone III 器件手册 第 10 章 配置 Cyclone III 器件 版本 1 1 2007 年 7 月 Altera Stratix II GX 器件手册 第2 卷 第13 章 配置Stratix II 和Stratix II GX 器件 版本4 5 2007 年10 月 Altera Stratix III 器件手册 第 1 卷 第 11 章 配置 Stratix III 器件 版本 1 3 2007 年 11 月 例如 Stratix III 器件手册 第 1 卷第 10 章标题为 热插拔和加电复位 包括设计者需要的电源管理信息 Altera Stratix GX 器件手册 第 2 卷 第 11 章 配置 Arria GX 器件 版本 1 1 2007 年 8 月 Altera Nios II 闪存编程器用户指南 版本 2 1 2010 年 2 月 ug nios2 flash programmer pdf Altera 并行闪存加载器宏功能用户指南 版本 1 1 2011 年 2 月 ug pfl pdf Altera Stratix IV 器件手册 第 1 卷 10 Stratix IV 器件的配置 设计安全和远程系统升级 版本 SIV51010 3 3 2011 年 4 月 Altera Cyclone IV 器件手册 第 1 卷 8 Cyclone IV 器件中的配置和远程系统升级 版本 CYIV 51008 1 3 2010 年 12 月 Altera AN 370 使用串行闪存加载程序与 Quartus II 软件 版本 3 1 2009 年 4 月 literature an an370 pdf 16Configuring Altera FPGAs via SPI Flash AN 05 2012 年年 3 月月 12 日日 应 用 说 明应 用 说 明 7 修订历史修订历史 章节描述章节描述 修订修订 01 20 02 08 首次发布 修订修订 02 17 10 08 更改了图 3 10 和表 3 3 3 4 3 7 和 3 8 修订修订 03 05 04 11 SPI 闪存与 FPGA 的连接 更新了表格 Stratix III 系列 FPGA 器件的 SPI 闪存选择 Stratix II GX 系列 FPGA 器件的 SPI 闪存选择 Stratix II 系列