数字电子技术试题(三).doc

数字电子技术试题（三） 注:准考证和姓名不写、不写全或写在密封线外者，试卷作废。得分评卷人一、单项选择题（从下列各题四个备选答案中选出一个正确答案。并将其代号写在题干前面的括号内。答案选错或未选者，该题不得分。每 小题1分，共6分）（ ）1、在定点机中，机器数“0”的补码形式为A、0.00 B、1.11 C、1.00 D、1.01 （ ）2、余3码01101001对应的8421BCD码为A、00110110 B、00111001 C、01100110 D、10011100（ ）3、逻辑函数F=AB+AB和G=A + B满足关系A、F=C B、F=G C、F=G D、F=G( )4、引起组合电路中竞争与险象的原因是A、逻辑关系错 B、电路时延 C、干扰信号 D、电源不稳定（ ）5、三输入八输出译码器，对任意一组输入值其有效输出个数为A、3个 B、8个 C、1个 D、11个（ ）6、一个四位并行加法器T693的输入输出端个数为得分评卷人A、4入4出 B、8入4出 C、9入5出 D、8入5出二、填空题（每空1分，共14分）1、计算机中采用的进位计数制是 进制，用它表示一个任意两位十进制数需要 位。2、八进制数25.4对应的二进制数为 ，十进制数为 。3、二进制数0.x1x2xn的原码表示中，符号位为 ，数值位为 。4、二进制补码1.1110的反码表示为 ，真值为 。5、2421码11111101101表示的十进制为 ，相应的8421BCD码为 。6、5个变量可构成 个最小项，每种变量取值可使 个最小项的值为1。7、构造一个模6计数器需要 个状态， 个触发器。三、判断改错题（你认为下列命题是否正确，对正确的就在其题号前括号内打“”；错的打“”并改正。每小题2分，共14分）。（ ）1、组合电路没有记忆功能。（ ）2、JK触发器只有J、K端同时为1，则一定引起状态翻转。序号老师填密封线一、密封线内不准答题二、姓名、准考证号不许涂改，否则试卷无效。三、考生在答题前应先将姓名和准考证号填写在指定的方框内。四、考试不许左顾右盼、不许传递纸条、不许将书籍等资料带到座位上，否则按违纪处理。注 意总分核分题号一二三四五六七八题分得分得分评卷人（ ）3、一个完全给定姿态的最大等效类之间不存在相同状态。（ ）4、脉冲异步时序电路的输入信号既可以是脉冲又可以是电平。（ ）5、ROM的门阵列或门阵列都是可编程的。（ ）6、若电平异步时序电路中只有一条反馈回路。则不会因为状态分配而引起竞争。（ ）7、二进制并行加法器中，采用先行进位的目的是简化电路结构。四、名词解释（每小题3分，共9分）1、全加器2、Mealy型同步时序电路3、等效状态五、分析与判断（每小题3分，共12分）某电平异步同时序电路的二进制流程表如表1所示，试进行分析判断。回答如下问题14。表11、该电路有几条反馈回路？说明理由。2、该电路是否在非临界竞争，若有，请说明什么情况下发生。3、该电路是否存在临界竞争？若有，请说明什么情况下发生。4、若将该表中的状态11变成10，10变成11结果如何？得分评卷人得分评卷人得分评卷人六、组合电路设计（14分）设计一个加/减运算电路，该电路输入、输出定义如下：输入变量：M：控制变量，M=0实现全加器功能；M=1实现全减器功能。A：被加数/被减数B：加数/减数C：严自低位的进位/借位。输出函数F1：和/差F2：向高位的进位/借位。要求：1、填写表2所示真值表；（4分）2、写出输出函数的标准“与一或”表达式；（3分）3、求出最简表达式；（3分）4、用异或门和与非门实现结合给定功能（画出最简电路图）（4分）表2MABCF1 F20000000100100011010001010110011110001001101010111100110111101111七、采用中、大规模集成电路的逻辑电路分析与设计（共15分）分析图1所示电路，要求：1、写出输出函数表达式，并化简；（6分）2、已知输入ABCD为8421BCD码，说明电路功能；（4分）3、用PLA实现给定电路功能（画出阵列图）（5分）FWAAABDDDDDDDDDDDDWAAWAAMUXMUXMUX31011BBBB1100FFFDCD图1得分评卷人得分评卷人八、同步时序电路分析与设计某同步时序电路存贮元件采用D触发器，已知激励函数和输出函数表达式如下：激励函数：D2=x y2 y1D1=x输出函数：Z=xy2 y1(其中，x为输入变量，y2、y1为触发器状态)表3要求：1、填写表3所示状态表；（4分）2