DSP技术与应用 张程091102010125.doc

DSP技术与应用课程设计报告课 题 名 称：三角波信号发生器的设计与实现学 院： 电信学院 班 级： 09电信本1班 学 号： 091102010125 姓 名： 张 程 基于DSP Builder的信号发生器三角波的设计与实现摘 要本课题介绍了基于DSP Builder的三角波信号发生器的设计与实现过程,并根据输出波形特性研究该电路的可行性。在此基础上设计了一种能产生三角波的电路, 重点阐述了发生器的利用DSP Builder库建立DDS信号发生器创建三角波，去掉激励，完成系统仿真，并生成系统仿真图，由Simulink模型转成VHDL，转换的VHDL语言，最后利用Modelsim完成功能仿真，分析了三角波信号发生器的设计和工作过程并进行了仿真，仿真结果表明设计的电路是可行的。目录一、绪论4二、三角波信号发生器设计原理5四、基于DSP Builder设计三角波71.利用DSP Builder库建立DDS信号发生器创建三角波72、去掉激励，完成系统仿真73系统仿真图84、综合报告85，由Simulink模型转成VHDL116，转换的VHDL语言117，利用Modelsim完成功能仿真15五、课程设计心得16六、参考文献17一、绪论现代DSP技术(Modern DSP Techniques，简称DSP)是一门涉及许多学科而又广泛应用于许多领域的新兴学科。20世纪60年代以来，随着计算机和信息技术的飞速发展，DSP技术应运而生并得到迅速的发展。DSP是一种通过使用数学技巧执行转换或提取信息，来处理现实信号的方法，这些信号由数字序列表示。在过去的二十多年时间里，信号处理已经在通信等领域得到极为广泛的应用。数字信号处理（DSP）是以众多学科为理论基础的，它所涉及的范围极其广泛。例如，在数学领域，微积分、概率统计、随机过程、数值分析等都是数字信号处理的基本工具，与网络理论、信号与系统、控制论、通信理论、故障诊断等也密切相关。近来新兴的一些学科，如人工智能、模式识别、神经网络等，都与数字信号处理密不可分。可以说，数字信号处理是把许多经典的理论体系作为自己的理论基础，同时又使自己成为一系列新兴学科的理论基础。二、三角波信号发生器设计原理在MATLAB/Simulink中对DSP系统进行建模，并对各模块进行相应的参数设置，同时基于Simulink平台仿真验证所搭建DSP系统的功能。对所建立的模型进行编译，将Simulink模块文件（.mdl）转换成RTL级的VHDL代码描述以及用于综合、仿真、编译的tcl脚本。在得到VHDL文件后，可以选择自动流程或手工流程进行下一步设计。如果采用自动流程，则几乎可以忽略硬件的具体实现过程，选择让DSPBuilder自动调用Quartus II等EDA软件，完成综合、网表生成和Quartus II适配，直至在MATLAB中完成FPGA的配置下载的过程；如果采用手动流程，除了行为级仿真验证和设计输入外，其他过程与基于VHDL的EDA标准设计流程完全一致。不同的是它可以使用第三方工具来进行综合。针对第二步生成的VHDL，进行硬件上的仿真，利用自动生成的ModelSim的tcl脚本和仿真激励文件所做的仿真为功能仿真，而当由Quartus II编译后生成的VHDL仿真激励文件和ModelSim tcl脚本进行的仿真为时序仿真得出结果。三、DSP Builder设计流程基于DSP Builder的设计流程是一个完全自顶向下的设计流程，包括从系统描述到硬件实现都可以在一个完整的设计环境中完成。整个DSP Builder的设计过程可分为以下几个步骤：1.利用Simulink模块及DSP Builder模块在MATLAB/Simulink中对DSP系统进行建模，并对各模块进行相应的参数设置，同时基于Simulink平台仿真验证所搭建DSP系统的功能。2.利用DSP Builder工具箱中的Signal Compiler模块，对所建立的模型进行编译，将Simulink模块文件（.mdl）转换成RTL级的VHDL代码描述以及用于综合、仿真、编译的tcl脚本。3.在得到VHDL文件后，可以选择自动流程或手工流程进行下一步设计。如果采用自动流程，则几乎可以忽略硬件的具体实现过程，选择让DSPBuilder自动调用Quartus II等EDA软件，完成综合、网表生成和Quartus II适配，直至在MATLAB中完成FPGA的配置下载的过程；如果采用手动流程，除了行为级仿真验证和设计输入外，其他过程与基于VHDL的EDA标准设计流程完全一致。不同的是它可以使用第三方工具来进行综合。4.针对第二步生成的VHDL，进行硬件上的仿真，利用自动生成的ModelSim的tcl脚本和仿真激励文件所做的仿真为功能仿真，而当由Quartus II编译后生成的VHDL仿真激励文件和ModelSim tcl脚本进行的仿真为时序仿真。四、基于DSP Builder设计三角波1.利用DSP Builder库建立DDS信号发生器创建三角波2、去掉激励，完成系统仿真3系统仿真图4、综合报告5，由Simulink模型转成VHDL6，转换的VHDL语言- - DSP Builder (Version 5.1, Build 176)- Quartus II development tool and MATLAB/Simulink Interface- - Legal Notice: ?2001 Altera Corporation. All rights reserved. Your use of Altera - Corporations design tools, logic functions and other software and tools, and its - AMPP partner logic functions, and any output files any of the foregoing - (including device programming or simulation files), and any associated - documentation or information are expressly subject to the terms and conditions - of the Altera Program License Subscription Agreement, Altera MegaCore Function - License Agreement, or other applicable license agreement, including, without - limitation, that your use is for the sole purpose of programming logic devices - manufactured by Altera and sold by Altera or its authorized distributors. - Please refer to the applicable agreement for further details. - Time Stamp: Wed Dec 12 08:53:14 2012-library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;library dspbuilder;use dspbuilder.dspbuilderblock.all;library lpm;use lpm.lpm_components.all;use std.textio.all;Entity tb_s is generic (ClockPeriod : time:= 20.00000 ns);end tb_s;architecture tbDspBuilder of tb_s issignal clock:std_logic :=0;signal SystemReset:std_logic :=1;signal sReadSimulinkStimuli:std_logic :=0;signal WriteStimuli:std_logic :=0;signal CountClock:integer :=0;signal A:std_logic_vector(9 downto 0):=(others=0);signal F:std_logic_vector(31 downto 0):=(others=0);signal P:std_logic_vector(15 downto 0):=(others=0);signal outu:std_logic_vector(9 downto 0);component s port(clock:in std_logic ;sclrp :in std_logic ;A:in std_logic_vector(9 downto 0);F:in std_logic_vector(31 downto 0);P:in std_logic_vector(15 downto 0);outu:out std_logic_vector(9 downto 0);end component ;Beginassert (10) report altversion severity Note;- Sampling clock process generationClkPr : processbeginwait for ClockPeriod/2;clock = not clock;end process ClkPr;- System Reset : Initialization of Altera RegisterssReadSimulinkStimuli =0 when (CountClock4) else 1;WriteStimuli = not SystemReset;ctime:process(clock)beginif clockevent and clock=0 thenCountClock = CountClock+1;SystemReset clock,sclrp =SystemReset,A=A,F=F,P=P,outu=outu);- Reading Simulink Input Stimuli A from the file A.saltpA:process(clock)file AFile : text open read_mode is DSPBuilder_s/A.salt;variable AInt : integer ;variable ALine: line ;beginif (not endfile(AFile) and (sReadSimulinkStimuli=1) thenif clockevent and clock=0 thenreadline(Afile,ALine);read(ALine,Aint);A = int2sstd( AInt,10);end if ;end if ;end process ;- Reading Simulink Input Stimuli F from the file F.saltpF:process(clock)file FFile : text open read_mode is DSPBuilder_s/F.salt;variable FInt : bit_vector(31 downto 0);variable FLine: line ;beginif (not endfile(FFile) and (sReadSimulinkStimuli=1) thenif clockevent and clock=0 thenreadline(Ffile,FLine);read(FLine,Fint);F = bitvec2std( FInt);end if ;end if ;end process ;- Reading Simulink Input Stimuli P from the file P.saltpP:process(clock)file PFile : text open read_mode is DSPBuilder_s/P.salt;variable PInt : integer ;variable PLine: line ;beginif (not endfile(PFile) and (sReadSimulinkStimuli=1) thenif clockevent and clock=0 thenreadline(Pfile,PLine);read(PLine,Pint);P left, field=5);writeline(oFile,traceline);end if ;end if ;end process ;end architecture tbDspBuilder;7，利用Modelsim完成功能仿真五、课程设计心得课程设计时间虽短，但是学习新的知识的过程也是自己学习能力培养与提升的过程。仿真环境的配置，到工程的建立，文件的加载，到程序的仿真，与目标板的链接与调试，整个过程在摸索中逐渐熟悉。对已有程序进行修改，重复相应的过程也能