电源的去耦.docx

这里再介绍一下电源去耦电路参数的选择：C1的选择： c1=K*I*tr/U,这里假设电源提供电流为I，tr为brust时间，即电压变化稳定前后的时间。K通常取10，是经验比例。参数含义见图11。(粘不上)一般应用时取电容标称值在计算值 附近就可以了。C2的选择：C2为高频陶瓷电容，一般在0.1uF以下取值。本文来自: DZ3W.COM 原文网址：/articlescn/basic/0075647.html电源的去耦模电书上讲的去耦大多是讲电源的去耦，就是一个电路的各个单元共用同一电源供电，为了防止各单元之间的耦合，需加去耦电路。造成耦合的原因有：数字电路在电平翻转时的瞬间会有较大的电流，且会在供电线路上产生自感电压。 功率放大电路因电流较大，此电流流过电源的内阻和公共地和电源线路时产 生电压，使得电源电压有波动。高频电路电路中有高频部分因辐射和耦合在电源上产生干扰。 这些干扰会对同一供电电路中的对电源电压较敏感或精度要求较高的部分，比如微弱小信号放大器、AD转换器等产生干扰，或者相互干扰，严重时使整个电路无法工作。为了阻止这种干扰，可以加电源去耦电路来解决，一般常用的电源去耦电路有RC或LC电路，要求较高的另加用稳压电路。你可能对RC或LC去偶的原理不太明白，这里我举个通俗的例子：（不是很确切）有一条流动的水沟，水沟的一端水波动得很厉害，波纹就会传到另一端，为了不让波纹传到另一端，可以在水沟的中间放点稻草，如果你觉得还不够，可以在稻草后面挖个水池，这样在沟的另一端水就会平静多了。 在这里，水的波动相当于电压的波动，稻草相当于电阻或电感（对交流电有阻碍），水池相当于电容（很多人不是把大电容叫做大水塘吗？）。现在明白了吧？ 不相同，电源滤波使用的是大容量的电解电容，是用来去除直流电中工频波形（50Hz100Hz）减小直流电的波动程度，即起平滑波形的作用；去耦电容的容量很小，通常为0.01-0.1uF，是用来滤除电路在工作时产生的高频谐波成分。这里要注意，大容量的电解电容是无法滤除高频谐波成分的。电子电路的电源，一般如图1所示，使用3端子调节器或DC DC转换器使其稳定化，但并不能限定完全没有噪声。特别地，在开关电源（含有DC DC转换器）中，含有许多高频开关噪声，当这些噪声混人处理低电平信号的模拟电路、OP放大电路中时，会产生比IC自身所产生的噪声更大的噪声。图1 供给电子电路、IC等的电源图2 是研究市场上出售的DC DC转换器的输出噪声的波形。由此可知，即使在模拟电路，也会产生相当大的纹波噪声。图2 市场上出售的DC DC变换器及其噪声的例子因此，模拟电路的电源如图3所示，为使噪声发生源和电源交流分离，附加由电阻R和电容C组成的低通滤波器电路。以将耦合变成稀疏为目的，所以称之为去耦电路。图3接模拟电路的去耦电源的例子这个电路的电阻R值高时，可使噪声大大衰减，但由于模拟电路、OP放大器中消耗的电源电流会引起电压下降，所以不能做很大衰减。去耦电容C的值，可大到使电源阻抗下降为效果，现实中使用47100F左右的电容。图4 是取R51、C47F(因此IJ66Hz)时的去耦电路的衰减特性曲线。在数百Hz以下的噪声（电源纹波）下，不能得到大的衰减效果，但OP放大器的电源变动的除去率如图3，8所示，在低频下变得很大，因此电源纹波的影响小，低噪声化的效果很显著。图4去耦电路的频率特性(f5Hz2kHz，10dB/div，R51，C47F)最简单的方法：在一个金属箱壳上安装两个进出线端或瓷套的就是滤波电容器，如果是一个大的圆柱形瓷套的就是耦合电容。工程师们在设计PCB电源分配系统的时候，首先把整个设计分成四个部分：电源(电池、转换器或者整流器)、PCB、电路板去耦电容和芯片去耦电容。本文将主要关注PCB和芯片去耦电容。电路板去耦电容通常很大，大约是10mF或者更大，而且主要用于特定场合中。 设计一个去耦电容包括两步。首先，根据电气计算电容值，然后将电容放置在PCB上。确切地讲，电容放在离数字芯片多远的地方合适？但人们常常忽略了PCB本身就是去耦设计的一部分。本文将讨论在哪里电路板适合去耦设计。 去耦需求 基本上，电源通过一根导线向数字芯片提供能量。这个电源有可能离芯片比较“远”。电源线为5 英寸长的16 AWG的电线和4英寸长的20mil的走线并不少见。这些导线具有电阻、电容和感应，这些都影响能量的传送。电感和导线的长度成正比，是产生大多数质量问题的原因。 走线需要着重考虑，因为它决定了总的电感和电流流动的环路环路。这个环路环路能够而且很可能会辐射电磁干扰(EMI)。 在芯片的旁边放置一个小电源(比如电容)，能让电容到芯片Vcc管脚之间的走线长度最小，从而减少环路面积。这能尽量减少由导线电感引起的电压降问题。由于回路环路减小了，所以EMI也减小了。 直接把数字芯片U1连接到电源上意味着可能需要几英寸的走线。可以将具有寄生电感L2和R2的电容C1插入到电路中离芯片比较近的地方，距离小于1英寸(图1)。L3是C1 和 U1之间的导线电感。L1 和 R1是从电源到电容之间导线的寄生参数。 这样，可将走线长度减小到mil量级，将导线阻抗减小到可以应用的程度。C2在这里非常重要，它决定电源必须供给多少电流。C2代表了U1的内部负载和U1必须驱动的外部负载。当S1关闭时，这些负载连接到电源，并马上需要电流。 电感是电源和开关之间阻抗的主要来源。例如，对于10mil宽度的走线，电阻、电容和电感分别大约是0.02/in，2 pF/in和20nH/in。这些是用于PCB板的走线(微带线和带状线)和导线的典型数据。当频率大约高于100 kHz时，感抗jl是主要阻抗。 因此，增加C1具有两个作用。一是它将减少开关期间，电源和芯片之间的导向电感。这将保护V1(也就是到U1上的Vcc) 不会减小到低于进行正确电路操作的所需电压值。另外，它可减小高频电流流动的环路面积以及相应的EMI。 因此，电容将V1保持住，但需要将V1保持多高呢？这个问题主要集中在器件的噪声裕量，例如最小的电压噪声裕量VNmmin，这个噪声裕量可以存在，并仍允许正确的电路运行。(这有点难以计算，因为实际值依赖于半导体的噪声裕量，近似和电源电压成正比。)根据图1，正确的工作运行意味需要满足下面条件： VNmmin VPS VZmax (1) 在该图中，VZmax完全落在L3上。 电流I也需要考虑。简单讲，这是数字输入所需要的电流，设计工程师必须确保它的供应。因为它是所需的最大电流，Imax，因此电源和开关之间的最大阻抗Zmax不会大于： |Zmax|(VZmax/Imax) (2) 从电源到芯片的线路是5英寸长的16-AWG导线和4 英寸长、20mil宽的走线，它将提供100nH的电感。在某些频率f上，感抗将大于所能容忍的Zmax。这个频率将通过变换电感的阻抗方程得到： fmax = |Zmax|/2L (3) 在这个频率之上，C1不能提供足够的电压来满足器件所需的噪声裕量，信息也无法成功地传输。 去耦电容为PCB上的芯片提供“高频”电流，而电源提供“低频”电流。为确定电容的尺寸，先收集计算fmax所需的信息，在fmax频率上电源供给的“低频”电流开始下降。同时也需要U1负载所需的电流、能成功操作这些器件电压以及转换时间。 为获得这些数值，需要考虑电容器的寄生成分。在转换发生后的很短时间内，U1的主要电源是去耦电容和它的寄生成分等效串联电阻(ESR)和等效串联电感(ESL)。ESL包括导线电感和电容的电感两个部分，前者是设计工程师试图尽量减少的，后者则是必须容忍的。 为确定去耦电容的尺寸，首先确定数字N和U1必须驱动的容性负载。这个数字和下一个芯片的容性输入以及电压随时间的变化决定了所需的最大电流。可用熟悉的公式I=C(dV/dt)确定电流，这里为： 是在0V到VPS转换期间电压的最坏改变。注意在设计混合电压部分的时候，要使用正确的电压，比如3.3V/5V。 是逻辑器件U1脉冲转换的上升时间。计算上升时间的方法有多种，因此使用最坏情况下的上升时间，或者是最快的上升时间。现在负载下拉的电流必须来自去耦电容，所以用下式计算电容值： C=I/(dV/dt) (5) 尽管我们现在已确定了去耦电容的值，但是还没有完成设计。 电容布局 接下来，设计工程师必须确定把电容放在PCB什么位置。它需要放置在能够最小化电容和芯片间走线电感的地方。电感同样需要最小化，而不走线长度。当把电容放到PCB上的时候，使电感而不是使走线长度长度最小化将允许更多的设计自由度。首先，设计工程师需要确定最大可用的走线长度来保持最大的设计自由度。 过程如下：设计工程师需要一个工作在fmax(式3)到某个最高频率的电容。确定这个上界频率需要理解理想的数字波形输出和保持这个形状到某种程度的必要性。这是信号完整性设计的一个小部分。 理想的数字电路传输一个矩形脉冲到下一个电路。实际上是无法实现矩形脉冲的，但是能实现梯形脉冲。检查梯形脉冲的傅利叶序列，发现梯形脉冲由基频和所有谐波组成。当然，把所有的都加在一起，就可以实现原始的梯形脉冲。 但如果没有把所有的谐波加在一起会怎么样呢？如果只有最初的5个或者10个谐波相加会怎么样呢？是否有足够的谐波建立梯形脉冲而使输入电路不容易察觉变化呢？事实证明，在大多数情况下，只把前面10个谐波相加就可以让恢复出来的波形骗过大多数的电路，也就是说大多数的电路不会察觉变化。这就决定了设计去耦电容的时候需要处理的最高频率。另一个建议的方法，是利用f=1/tr确定最高频率，其中tr是脉冲上升时间。在这个频率，谐波能量很小，并以40dB/decade的速度滚降。 现在可以确定最坏情况下电源电压可容忍的变化，从而开始设计。对CMOS来说，这个数字就是噪声预量VOH-VIH(从数据表上查这些值)。最坏情况下的变化为： V = VCC(nominal)-(VOH+10%VCC) (6) 10%即为电源的下降因子。 利用式6与电感的电流和电压，确定最大可允许的电感L: L=V/(dI/dt) (7) 其中，L是电容、走线、芯片的连接线和引线等所引入总的串联电感，dI是最大电流变化，dt是电流的上升时间。 走线长度 对于两个或更多个电容来说，它们平行连接到芯片电源输入管脚上的走线长度是不同的，有效地走线长度决定了电容可以放到离芯片多远的地方。走线长度直接和走线的电感相关。因此，通过平行电感的公式可得到有效的走线长度，有效走线长度IE为： IE(I1I2)/(I1+I2) (8) 其中I1和I2是平行电容的走线长度。每个平行电容离开VCC 管脚的最大距离是IE。 一旦电容选定并放在PCB上，就要检查什么地方会出现电容和寄生电感的。共振频率可以通过下式得到： f=1/2=-LC (9) 其中L=IE SL + LTRACE。 超过这个频率，电容迅速变为一个电感。如果共振频率发生在远低于10 * fpulse的频率上，则要检查设计，以采取折衷措施。 使用多个去耦电容 如果使用N个同等电容值的电容，总的ESL和ESR将减少到1/N(图2)。当连接电源和地之间电容的走线相等时，这是一个特殊的情况。同样也假定电感之间的互耦合很小。N个具有同样电容值的电容的阻抗曲线接近单个电容的曲线。 如果采用N个不同电容值的电容，ESR和ESL会降低，但将在阻抗曲线引入一个共振峰值，并带来严重的设计后果(图3)。这里也再次假定走线长度相同。 使用PCB 不要忘记PCB。忽视它几乎免费提供的诸多好处，将提高设计成本，增加额外的元件。这些额外的元件将占用额外的空间，降低总的可靠性并可能增加EMI。 式10给出了一组平行的电源层的阻抗公式。这只是串联LRC电路的阻抗公式。只要PCB没有开始像传输线一样工作，这个公式就是有用的。换句话说，如果l/20，那么它是有用的。其中l是PCB的最大尺寸(对角线)，是和最高频率有关的波长。 直到这一点，PCB阻抗几乎是容性，并且能提供耦合电容截止频率之上的所有需要的电流。因为ESR非常小，寄生电感也非常小，因此PCB会在一个比较宽的频率范围呈现出很低的阻抗。 如果PCB具有两个相邻的电源和地层，那么它在设计中具有很好的内部电容。用于并联平面电容的计算公式可被用来确定PCB的电容： C(pF)=(A/d)=0.225(r /d)A (11) 上式的最后一部分在以英寸为单位的时候有效。其中， = 0r，0是空气的介电常数，为8.85 pF/m，er是电容板之间介质的相对介电常数。对于FR4材料，er 等于4.5。A是电容板之间的面积，d是板之间距离。 实际上，对于PCB向VCC管脚输入电流的能力，没有一个上限的频率限制。PCB的设计是一个复杂的题目，有许多可用的介质来增加上限频率。对于FR4材料，上限频率范围非常高，超过了2 GHz，这使得现在大多数汽车用PCB电路看起来上限频率是无限的。实际上，上限频率由PCB的最大尺寸l和最小波长决定。 不幸的是，在自动设计中PCB的总电容值是很小的。当采用FR4作为电介质，板间隔为20mil，具有固定电源和接地层电容时，PCB电容通常约为53 pF/平方英寸。4层板的FR4 PCB会有一定范围的电介质厚度。这种变化可以是来自制程变化、整个板所需的厚度、所需的弹性或者硬度、铜厚(这会影响电介质厚度)以及击穿电压的要求。没有特殊要求下的PCB介质厚度变化幅度为0.5到0.8mm。 PCB电容的质量通常很好优秀，因为很少有电感。就像前面所说，电感是电容器随着频率退化的主要原因。 电容的小尺寸是一个值得注意因素。PCB上能够有效供应电流的电容值一般要超过500 pF/平方英寸。在FR4板上获得这个值是不可能的，因此需要特殊的PCB设计和材料。 EMC方面的好处 除了从良好设计的电源分配系统得到的信号完整性外，PCB也会带来更低的EMI。正如前面所提到的，这主要是由于减小了环路面积。这以两种方式表现。首先，法拉第定律指出，通过流过其他电路的电流，环路面积A将给电路中带来电压。 VINDUCED(V)=(?AN/2d)(dI/dt)cos() (12) 同样，在数字电路中，电流回路引起电磁场的简化表达式表明较小的回路具有更低辐射： E(V/m)=26310-16f2A(I/r) (13) 成本效益 设计良好的电源分配系统可以节省成本。式14给出了器件减少和成本降低之间的简单关系。 至此，讨论围绕着向芯片提供电流。但是设计者可能希望限制流向芯片的电流。请记住，一个芯片只要有低于上限频率(10 * fmax)，或者1/tr的电流就能工作得很好。设计者不能接触那些频率上的任何电流。但是超过某个上限频率，芯片可以在无电流下工作得很好。此外，因为那些电流有可能产生EMI，所以它们可以被抑制，从而减小EMI。 为限制电流，在去耦电容和芯片的VCC引线之间插入一个磁珠。在做这个之前，设计者必须知道他们不会使芯片缺少电流。 作者：Charles P. Capps工程师们在设计PCB电源分配系统的时候，首先把整个设计分成四个部分：电源(电池、转换器或者整流器)、PCB、电路板去耦电容和芯片去耦电容。本文将主要关注PCB和芯片去耦电容。电路板去耦电容通常很大，大约是10mF或者更大，而且主要用于特定场合中。 设计一个去耦电容包括两步。首先，根据电气计算电容值，然后将电容放置在PCB上。确切地讲，电容放在离数字芯片多远的地方合适？但人们常常忽略了PCB本身就是去耦设计的一部分。本文将讨论在哪里电路板适合去耦设计。 去耦需求 基本上，电源通过一根导线向数字芯片提供能量。这个电源有可能离芯片比较“远”。电源线为5 英寸长的16 AWG的电线和4英寸长的20mil的走线并不少见。这些导线具有电阻、电容和感应，这些都影响能量的传送。电感和导线的长度成正比，是产生大多数质量问题的原因。 走线需要着重考虑，因为它决定了总的电感和电流流动的环路环路。这个环路环路能够而且很可能会辐射电磁干扰(EMI)。 在芯片的旁边放置一个小电源(比如电容)，能让电容到芯片Vcc管脚之间的走线长度最小，从而减少环路面积。这能尽量减少由导线电感引起的电压降问题。由于回路环路减小了，所以EMI也减小了。 直接把数字芯片U1连接到电源上意味着可能需要几英寸的走线。可以将具有寄生电感L2和R2的电容C1插入到电路中离芯片比较近的地方，距离小于1英寸(图1)。L3是C1 和 U1之间的导线电感。L1 和 R1是从电源到电容之间导线的寄生参数。 这样，可将走线长度减小到mil量级，将导线阻抗减小到可以应用的程度。C2在这里非常重要，它决定电源必须供给多少电流。C2代表了U1的内部负载和U1必须驱动的外部负载。当S1关闭时，这些负载连接到电源，并马上需要电流。 电感是电源和开关之间阻抗的主要来源。例如，对于10mil宽度的走线，电阻、电容和电感分别大约是0.02/in，2 pF/in和20nH/in。这些是用于PCB板的走线(微带线和带状线)和导线的典型数据。当频率大约高于100 kHz时，感抗jl是主要阻抗。 因此，增加C1具有两个作用。一是它将减少开关期间，电源和芯片之间的导向电感。这将保护V1(也就是到U1上的Vcc) 不会减小到低于进行正确电路操作的所需电压值。另外，它可减小高频电流流动的环路面积以及相应的EMI。 因此，电容将V1保持住，但需要将V1保持多高呢？这个问题主要集中在器件的噪声裕量，例如最小的电压噪声裕量VNmmin，这个噪声裕量可以存在，并仍允许正确的电路运行。(这有点难以计算，因为实际值依赖于半导体的噪声裕量，近似和电源电压成正比。)根据图1，正确的工作运行意味需要满足下面条件： VNmmin VPS VZmax (1) 在该图中，VZmax完全落在L3上。 电流I也需要考虑。简单讲，这是数字输入所需要的电流，设计工程师必须确保它的供应。因为它是所需的最大电流，Imax，因此电源和开关之间的最大阻抗Zmax不会大于： |Zmax|(VZmax/Imax) (2) 从电源到芯片的线路是5英寸长的16-AWG导线和4 英寸长、20mil宽的走线，它将提供100nH的电感。在某些频率f上，感抗将大于所能容忍的Zmax。这个频率将通过变换电感的阻抗方程得到： fmax = |Zmax|/2L (3) 在这个频率之上，C1不能提供足够的电压来满足器件所需的噪声裕量，信息也无法成功地传输。 去耦电容为PCB上的芯片提供“高频”电流，而电源提供“低频”电流。为确定电容的尺寸，先收集计算fmax所需的信息，在fmax频率上电源供给的“低频”电流开始下降。同时也需要U1负载所需的电流、能成功操作这些器件电压以及转换时间。 为获得这些数值，需要考虑电容器的寄生成分。在转换发生后的很短时间内，U1的主要电源是去耦电容和它的寄生成分等效串联电阻(ESR)和等效串联电感(ESL)。ESL包括导线电感和电容的电感两个部分，前者是设计工程师试图尽量减少的，后者则是必须容忍的。 为确定去耦电容的尺寸，首先确定数字N和U1必须驱动的容性负载。这个数字和下一个芯片的容性输入以及电压随时间的变化决定了所需的最大电流。可用熟悉的公式I=C(dV/dt)确定电流，这里为： 是在0V到VPS转换期间电压的最坏改变。注意在设计混合电压部分的时候，要使用正确的电压，比如3.3V/5V。 是逻辑器件U1脉冲转换的上升时间。计算上升时间的方法有多种，因此使用最坏情况下的上升时间，或者是最快的上升时间。现在负载下拉的电流必须来自去耦电容，所以用下式计算电容值： C=I/(dV/dt) (5) 尽管我们现在已确定了去耦电容的值，但是还没有完成设计。 电容布局 接下来，设计工程师必须确定把电容放在PCB什么位置。它需要放置在能够最小化电容和芯片间走线电感的地方。电感同样需要最小化，而不走线长度。当把电容放到PCB上的时候，使电感而不是使走线长度长度最小化将允许更多的设计自由度。首先，设计工程师需要确定最大可用的走线长度来保持最大的设计自由度。 过程如下：设计工程师需要一个工作在fmax(式3)到某个最高频率的电容。确定这个上界频率需要理解理想的数字波形输出和保持这个形状到某种程度的必要性。这是信号完整性设计的一个小部分。 理想的数字电路传输一个矩形脉冲到下一个电路。实际上是无法实现矩形脉冲的，但是能实现梯形脉冲。检查梯形脉冲的傅利叶序列，发现梯形脉冲由基频和所有谐波组成。当然，把所有的都加在一起，就可以实现原始的梯形脉冲。 但如果没有把所有的谐波加在一起会怎么样呢？如果只有最初的5个或者10个谐波相加会怎么样呢？是否有足够的谐波建立梯形脉冲而使输入电路不容易察觉变化呢？事实证明，在大多数情况下，只把前面10个谐波相加就可以让恢复出来的波形骗过大多数的电路，也就是说大多数的电路不会察觉变化。这就决定了设计去耦电容的时候需要处理的最高频率。另一个建议的方法，是利用f=1/tr确定最高频率，其中tr是脉冲上升时间。在这个频率，谐波能量很小，并以40dB/decade的速度滚降。 现在可以确定最坏情况下电源电压可容忍的变化，从而开始设计。对CMOS来说，这个数字就是噪声预量VOH-VIH(从数据表上查这些值)。最坏情况下的变化为： V = VCC(nominal)-(VOH+10%VCC) (6) 10%即为电源的下降因子。 利用式6与电感的电流和电压，确定最大可允许的电感L: L=V/(dI/dt) (7) 其中，L是电容、走线、芯片的连接线和引线等所引入总的串联电感，dI是最大电流变化，dt是电流的上升时间。 走线长度 对于两个或更多个电容来说，它们平行连接到芯片电源输入管脚上的走线长度是不同的，有效地走线长度决定了电容可以放到离芯片多远的地方。走线长度直接和走线的电感相关。因此，通过平行电感的公式可得到有效的走线长度，有效走线长度IE为： IE(I1I2)/(I1+I2) (8) 其中I1和I2是平行电容的走线长度。每个平行电容离开VCC 管脚的最大距离是IE。 一旦电容选定并放在PCB上，就要检查什么地方会出现电容和寄生电感的。共振频率可以通过下式得到： f=1/2=-LC (9) 其中L=IE SL + LTRACE。 超过这个频率，电容迅速变为一个电感。如果共振频率发生在远低于10 * fpulse的频率上，则要检查设计，以采取折衷措施。 使用多个去耦电容 如果使用N个同等电容值的电容，总的ESL和ESR将减少到1/N(图2)。当连接电源和地之间电容的走线相等时，这是一个特殊的情况。同样也假定电感之间的互耦合很小。N个具有同样电容值的电容的阻抗曲线接近单个电容的曲线。 如果采用N个不同电容值的电容，ESR和ESL会降低，但将在阻抗曲线引入一个共振峰值，并带来严重的设计后果(图3)。这里也再次假定走线长度相同。 使用PCB 不要忘记PCB。忽视它几乎免费提供的诸多好处，将提高设计成本，增加额外的元件。这些额外的元件将占用额外的空间，降低总的可靠性并可能增加EMI。 式10给出了一组平行的电源层的阻抗公式。这只是串联LRC电路的阻抗公式。只要PCB没有开始像传输线一样工作，这个公式就是有用的。换句话说，如果l/20，那么它是有用的。其中l是PCB的最大尺寸(对角线)，是和最高频率有关的波长。 直到这一点，PCB阻抗几乎是容性，并且能提供耦合电容截止频率之上的所有需要的电流。因为ESR非常小，寄生电感也非常小，因此PCB会在一个比较宽的频率范围呈现出很低的阻抗。 如果PCB具有两个相邻的电源和地层，那么它在设计中具有很好的内部电容。用于并联平面电容的计算公式可被用来确定PCB的电容： C(pF)=(A/d)=0.225(r /d)A (11) 上式的最后一部分在以英寸为单位的时候有效。其中， = 0r，0是空气的介电常数，为8.85 pF/m，er是电容板之间介质的相对介电常数。对于FR4材料，er 等于4.5。A是电容板之间的面积，d是板之间距离。 实际上，对于PCB向VCC管脚输入电流的能力，没有一个上限的频率限制。PCB的设计是一个复杂的题目，有许多可用的介质来增加上限频率。对于FR4材料，上限频率范围非常高，超过了2 GHz，这使得现在大多数汽车用PCB电路看起来上限频率是无限的。实际上，上限频率由PCB的最大尺寸l和最小波长决定。 不幸的是，在自动设计中PCB的总电容值是很小的。当采用FR4作为电介质，板间隔为20mil，具有固定电源和接地层电容时，PCB电容通常约为53 pF/平方英寸。4层板的FR4 PCB会有一定范围的电介质厚度。这种变化可以是来自制程变化、整个板所需的厚度、所需的弹性或者硬度、铜厚(这会影响电介质厚度)以及击穿电压的要求。没有特殊要求下的PCB介质厚度变化幅度为0.5到0.8mm。 PCB电容的质量通常很好优秀，因为很少有电感。就像前面所说，电感是电容器随着频率退化的主要原因。 电容的小尺寸是一个值得注意因素。PCB上能够有效供应电流的电容值一般要超过500 pF/平方英寸。在FR4板上获得这个值是不可能的，因此需要特殊的PCB设计和材料。 EMC方面的好处 除了从良好设计的电源分配系统得到的信号完整性外，PCB也会带来更低的EMI。正如前面所提到的，这主要是由于减小了环路面积。这以两种方式表现。首先，法拉第定律指出，通过流过其他电路的电流，环路面积A将给电路中带来电压。 VINDUCED(V)=(?AN/2d)(dI/dt)cos() (12) 同样，在数字电路中，电流回路引起电磁场的简化表达式表明较小的回路具有更低辐射： E(V/m)=26310-16f2A(I/r) (13) 成本效益 设计良好的电源分配系统可以节省成本。式14给出了器件减少和成本降低之间的简单关系。 至此，讨论围绕着向芯片提供电流。但是设计者可能希望限制流向芯片的电流。请记住，一个芯片只要有低于上限频率(10 * fmax)，或者1/tr的电流就能工作得很好。设计者不能接触那些频率上的任何电流。但是超过某个上限频率，芯片可以在无电流下工作得很好。此外，因为那些电流有可能产生EMI，所以它们可以被抑制，从而减小EMI。 为限制电流，在去耦电容和芯片的VCC引线之间插入一个磁珠。在做这个之前，设计者必须知道他们不会使芯片缺少电流。 作者：Charles P. Capps在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，配置原则如下： 电源输入端跨接一个10100uF的电解电容器，如果印制电路板的位置允许，采用100uF以上的电解电容器的抗干扰效果会更好。 为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每410个芯片配置一个110uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz20MHz范围内阻抗小于1，而且漏电流很小（0.5uA以下）。 对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。 去耦电容的引线不能过长，特别是高频旁路电容不能带引线。104的自振频率在16m左右，只能用在低速电路中。高速一般会用更小的,并且几个不同容值并联使用,具体选择还与负载大小，去藕时间，允许的电压纹波等因素有关。如果再讲究一点的话,引脚的数量与大电容小电容的比例都应该有所考虑.。同意，楼主还是首先搞清楚后面电路的特性再来选电容。不要盲目有计算公式的 需要知道要滤除信号的频率分布 然后关联电容阻抗最小时的频率点就ok了前在许多手持设备、汽车以及计算机等设备只用单电源供电,但是单电源容易出现不稳定问题,因此需要在电路外围增加辅助器件以提高稳定性。在电路图1中展示了单电源供电运算放大器的偏置方法,用电阻RA与电阻RB构成分压电路,并把正输入端的电压设置为Vs/2。输入信号VIN是通过电容耦合到正输入端。在该电路中有一些严重的局限性。 首先,电路的电源抑制几乎没有,电源电压的任何变化都将直接通过两个分压电阻改变偏置电压Vs/2,但电源抑制的能力是电路非常重要的特性。例如此电路的电源电压1伏的变化,能引起偏置电路电压的输出Vs/2变化0.5伏。该电路的电源抑制仅仅只有6dB,通过选用SGM8541运算放大器可以增强电源抑制能力。 图1：单电源供电运算放大器的偏置方法。其次,运算放大器驱动大电流负载时电源经常不稳定,除非电源有很好的调节能力,或有很好的旁路,否则大的电压波动将回馈到电源线路上。运算放大器的正输入端的参考点将直接偏离Vs/2,这些信号将直接流入放大器的正输入端。 表1：适用于图2的典型器件值。在应用中要特别注意布局,多个电源旁路电容、星形接地、单独的印制电源层可以提供比较稳定的电路。 偏置电路的去耦问题 解答这个问题需要改变一下电路。图2从偏置电路的中间节点接电容C2,用来旁路AC信号,这样可以提高AC的电源抑制,电阻RIN为Vs/2的基准电压提供DC的返回通路,并且为AC输入提供了交流输入阻抗。图2：接电容C2来旁路AC信号,提高AC的电源抑制。这个偏置电路的-3dB带宽是通过电阻RA、RB与电容C2构成的并且等于 此偏置电路当频率在30Hz以内时,没有电源抑制的能力,因此任何在电源线上低于30Hz的信号,能够轻易地加到放大器的输入端。一个通常解决这个问题的方法是增加电容值C2,它的值需要足够的大,以便能有效地旁路掉偏置电路通频带以内的全部噪声。然而在这里比较合理的方法是,设置C2与偏置电路连接点的带宽是十分之一的信号输入带宽,参见图2。 表2：电路图3和4的一些齐纳二极管与Rz电阻值的关系在有些运算放大器中输入偏置电流比较大是需要考虑的,由于放大器偏置电流的影响,偏置分压电路的分压点将偏离Vs/2,影响了放大器的静态工作点。为了使放大器的静态工作点尽量靠近Vs/2,需要增加平衡电阻,见电路图2。在这个电路中运算放大器选用的是SGM8541,该放大器的输入偏置电流在常温下只有1-2个皮安,几乎为零,因此可以不考虑输入偏置电流带来的误差。但如果工作在非常宽的温度范围(-20-80),在放大器的正负输入端加平衡电阻能很好地阻止输入带来的误差。图3：齐纳二级管偏置电路。设计单电源运算放大器电路,需要考虑输入偏置电流误差、电源抑制、增益、以及输入与输出线路带宽等等。然而普通的应用设计是可以通过查表来获得,见表1。在单电源电压为15V或12V时偏置分压的两个电阻通常选用100k,这样可以在电源消耗与输入偏置电流误差之间合理的折中。5V单电源偏置分压电阻减小到一个比较低的值,例如42k。还有些在3.3V应用中偏置分压电阻选在27k左右。 齐纳二级管偏置电路 表3：电路参数及期间参数选择。虽然电阻偏置电路技术成本很低,并且始终能保持运放输出控制在Vs/2,但运放的共模抑制能力完全依靠RA/RB与C2构成的RC时间常数。通过使用C2可以提高至少10倍的RC(RC通过R1/C1与RIN/CIN的网路构成)时间常数,这将有助于提高共模抑制比。RA与RB在使用100k,并且电路带宽没有降低的时候,C2可以保持相当小的容量。也可以采用其它的方法在单电源中提供偏置电压,并且有很好的电源抑制与共模抑制。比如在偏置电路中可以使用一个齐纳二极管调整偏置电压,提供静态工作点。图4：利用相同的齐纳二极管的反相放大器电路的偏置方法。在图3中,电流通过电阻RZ流到齐纳二极管,形成偏置工作点。电容CN可以阻止齐纳二极管产生的噪声通过反馈进入运放。要想实现低噪声电路需要使用一个比10uF还大的CN,并且齐纳二极管应该选择一个工作电压在Vs/2。电阻RZ必须选择能够提供齐纳二极管工作在稳定的额定电压上和保持输出噪声电流比较低的水平上。因为运放的输入电流只有1pA左右,几乎接近零,所以为了减小输出噪声电流,低功耗的齐纳二极管是非常理想的选择。可以选择250mW的齐纳二极管,但为了考虑成本,选择500mW的齐纳二极管也是可以接受。齐纳二极管的工作电流会因制造商的不同有些差别,在应用中一般IZ在5mA(250mW)与5uA(500mW)之间比较好。 表4：电路参数及期间参数选择在齐纳二极管的工作极限范围之内,采用下面电路(图3、图4)将有比较好的电源抑制能力。但这个电路有一些缺陷,因为运放输出的静态工作点是齐纳二极管的电压而不是Vs/2。如果电源电压下降,大信号输出的波形将会失真(出现不对称的削顶波形),此时电路还要消耗更多的电能。电阻RIN与R2应该选择相同的电阻值,防止偏置电流引起更大的失调电压误差。经常有朋友搞不清这几种电容的作用，偶人看到此文 转过来：滤波电容、去耦电容、旁路电容作用 滤波电容用在电源整流电路中，用来滤除交流成分。使输出的直流更平滑。 去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。 旁路电容用在有电阻连接时，接在电阻两端使交流信号顺利通过。1.关于去耦电容蓄能作用的理解1）去耦电容主要是去除高频如RF信号的干扰，干扰的进入方式是通过电磁辐射。 而实际上，芯片附近的电容还有蓄能的作用，这是第二位的。 你可以把总电源看作密云水库，我们大楼内的家家户户都需要供水， 这时候，水不是直接来自于水库，那样距离太远了， 等水过来，我们已经渴的不行了。 实际水是来自于大楼顶上的水塔,水塔其实是一个buffer的作用。 如果微观来看，高频器件在工作的时候，其电流是不连续的，而且频率很高， 而器件VCC到总电源有一段距离，即便距离不长，在频率很高的情况下， 阻抗Zi*wL R，线路的电感影响也会非常大， 会导致器件在需要电流的时候，不能被及时供给。 而去耦电容可以弥补此不足。 这也是为什么很多电路板在高频器件VCC管脚处放置小电容的原因之一 （在vcc引脚上通常并联一个去藕电容，这样交流分量就从这个电容接地。）2）有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供 一 个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到地2.旁路电容和去耦电容的区别 去耦：去除在器件切换时从高频器件进入到配电网络中的RF能量。去耦电容还可以为器件 供局部化的DC电压源，它在减少跨板浪涌电流方面特别有用。 旁路：从元件或电缆中转移出不想要的共模RF能量。这主要是通过产生AC旁路消除无意的能量进入敏感的部分，另外还可以提供基带滤波功能（带宽受限）。 我们经常可以看到，在电源和地之间连接着去耦电容，它有三个方面的作用：一是作为本集成电路的蓄能电容；二是滤除该器件产生的高频噪声，切断其通过供电回路进行传播的通路；三是防止电源携带的噪声对电路构成干扰。 在电子电路中，去耦电容和旁路电容都是起到抗干扰的作用，电容所处的位置不同，称呼就不一样了。对于同一个电路来说，旁路（bypass）电容是把输入信号中的高频噪声作为滤除对象，把前级携带的高频杂波滤除，而去耦（decoupling）电容也称退耦电容，是把输出信号的干扰作为滤除对象。在一个大的电容上还并联一个小电容的原因 大电容由于容量大，所以体积一般也比较大，且通常使用多层卷绕的方式制作，这就导致了大电容的分布电感比较大（也叫等效串联电感，英文简称ESL）。大家知道，电感对高频信号的阻抗是很大的，所以，大电容的高频性能不好。而一些小容量电容则刚刚相反，由于容量小，因此体积可以做得很小（缩短了引线，就减小了ESL，因为一段导线也可以看成是一个电感的），而且常使用平板电容的结构，这样小容量电容就有很小ESL这样它就具有了很好的高频性能，但由于容量小的缘故，对低频信号的阻抗大。所以，如果我们为了让低频、高频信号都可以很好的通过，就采用一个大电容再并上一个小电容的方式。常使用的小电容为0.1uF的瓷片电容，当频率更高时，还可并联更小的电容，例如几pF，几百pF的。而在数字电路中，一般要给每个芯片的电源引脚上并联一个0.1uF的电容到地（这个电容叫做退耦电容，当然也可以理解为电源滤波电容,越靠近芯片越好），因为在这些地方的信号主要是高频信号，使用较小的电容滤波就可以了。采用电容退耦是解决电源噪声问题的主要方法。这种方法对提高瞬态电流的响应速度，降低电源分配系统的阻抗都非常有效。 对于电容退耦，很多资料中都有涉及，但是阐述的角度不同。有些是从局部电荷存储（即储能）的角度来说明，有些是从电源分配系统的阻抗的角度来说明，还有些资料的说明更为混乱，一会提储能，一会提阻抗，因此很多人在看资料的时候感到有些迷惑。其实，这两种提法，本质上是相同的，只不过看待问题的视角不同而已。为了让大家有个清楚的认识，本文分别介绍一下这两种解释。4.1 从储能的角度来说明电容退耦原理。在制作电路板时，通常会在负载芯片周围放置很多电容，这些电容就起到电源退耦作用。其原理可用图1说明。图1 去耦电路当负载电流不变时，其电流由稳压电源部分提供，即图中的I0，方向如图所示。此时电容两端电压与负载两端电压一致，电流Ic为0，电容两端存储相当数量的电荷，其电荷数量和电容量有关。当负载瞬态电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够的电流。但是稳压电源无法很快响应负载电流的变化，因此，电流I0不会马上满足负载瞬态电流要求，因此负载芯片电压会降低。但是由于电容电压与负载电压相同，因此电容两端存在电压变化。对于电容来说电压变化必然产生电流，此时电容对负载放电，电流Ic不再为0，为负载芯片提供电流。根据电容等式： （公式1）只要电容量C足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负载瞬态电流的要求。这样就保证了负载芯片电压的变化在容许的范围内。这里，相当于电容预先存储了一部分电能，在负载需要的时候释放出来，即电容是储能元件。储能电容的存在使负载消耗的能量得到快速补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部电源的角色。从储能的角度来理解电源退耦，非常直观易懂，但是对电路设计帮助不大。从阻抗的角度理解电容退耦，能让我们设计电路时有章可循。实际上，在决定电源分配系统的去耦电容量的时候，用的就是阻抗的概念。4.2 从阻抗的角度来理解退耦原理。将图1中的负载芯片拿掉，如图2所示。从AB两点向左看过去，稳压电源以及电容退耦系统一起，可以看成一个复合的电源系统。这个电源系统的特点是：不论AB两点间负载瞬态电流如何变化，都能保证AB两点间的电压保持稳定，即AB两点间电压变化很小。图片2 电源部分我们可以用一个等效电源模型表示上面这个复合的电源系统，如图3图3 等效电源对于这个电路可写出如下等式： （公式2）我们的最终设计目标是，不论AB两点间负载瞬态电流如何变化，都要保持AB两点间电压变化范围很小，根据公式2，这个要求等效于电源系统的阻抗Z要足够低。在图2中，我们是通过去耦电容来达到这一要求的，因此从等效的角度出发，可以说去耦电容降低了电源系统的阻抗。另一方面，从电路原理的角度来说，可得到同样结论。电容对于交流信号呈现低阻抗特性，因此加入电容，实际上也确实降低了电源系统的交流阻抗。从阻抗的角度理解电容退耦，可以给我们设计电源分配系统带来极大的方便。实际上，电源分配系统设计的最根本的原则就是使阻抗最小。最有效的设计方法就是在这个原则指导下产生的。退藕电容配置 PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容。退藕电容的一般配置原则是：在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，配置原则如下： 电源输入端跨接一个10100uF的电解电容器，如果印制电路板的位置允许，采用100uF以上的电解电容器的抗干扰效果会更好。 为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每410个芯片配置一个110uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz20MHz范围内阻抗小于1，而且漏电流很小（0.5uA以下）。 对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。 去耦电容的引线不能过长，特别是高频旁路电容不能带引线。用好去耦电容： 好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去