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文档简介

串行输入/并行输出的移位寄存器/功能模块部分module shifter_sipo(data_in,clk,clr,shift_en,data_out); /定义模块名及输入、输出变量 parameter size=4; /定义size为常数4 input data_in,clk,clr,shift_en; /输入端口 output size:1 data_out; /输出端口 reg size:1 data_out; /输出变量为四位的寄存器型always(posedge clk) /always过程块敏感事件列表(时钟上升沿有效) if(!clr) /如果清零信号不为零 data_out=b0; /把二进制0赋给输出端口data_out else if(shift_en) /如果shift-en不为0 begin /串行块 data_out=data_outdata_out=%b ,clr,shift_en, data_in, data_out); /每隔10个时间单位,显示输出:当前的仿真时间,变量clr,shift_en, data_in, data_out的值(循环执行)endmod

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