南理工EDA数字钟实验报告.docx

南京理工大学EDA（）实验报告多功能数字时钟学院： 电光学院学号： 914104*姓名： *指导老师：谭雪琴2016年10月30日摘要本实验主要是对所学习的数字逻辑电路知识的综合应用，利用QuartusII9.1软件并采用FPGA芯片，对多功能数字时钟进行设计、仿真和调试。该数字时钟具有二十四小时显示、星期显示、校分校时、清零保持和整点报时等功能。本系统按照模块设计思想，对每一个功能独立设计电路并封装，设计方法使用了原理图设计，充分发挥其简洁明了、层次清晰等自优点，得到性能完善的电路模块。关键字：数字钟 QUARTUS VHDL Smart SOPC实验箱AbstractThis experiment is mainly to learn the knowledge of digital logic circuit integrated application, the use of QuartusII9.1 software and FPGA chip, multi-function digital clock design, simulation and debugging. The digital clock with a 24-hour display, week display, school hours, clear and maintain the whole point of time and other functions.According to the module design idea, this system designs the circuit and package for each function independently. The design method uses the schematic design, fully displays its advantages such as concise and clear, the level is clear and so on, and obtains the perfect circuit module.Keywords: Digital Clock Quartus II VHDL SmartSOPC目录一、设计要求2二、电路工作原理2三、各子模块设计31.时钟信号发生模块32.计时模块63.快速校分电路84.显示译码电路105.整点报时电路126.消颤电路13四、调试13五、编译下载14六、实验结果14七、实验总结14参考文献15一、 设计要求本实验要求利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。该数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。实验基本要求：1. 能进行正常的时、分、秒计时功能；2. 分别由六个数码管显示时分秒的计时；3. K1为系统时能开关，K2为系统清零开关，K3为系统校分开关，K4为系统校时开关。实验提高要求：1. 时钟具有整点报时功能（当时钟计到5953”时开始报时，在5953”, 5955”,5957” 时报时频率为500Hz,5959”时报时频率为1KHz）；2. 时钟具有闹表设定功能，当时钟到设定时间时能够响铃。3. 自由添加其他功能二、 电路工作原理主电路是由脉冲信号发生电路利用分频器产生1Hz的时钟信号，该时钟信号驱动计时电路计时，计时电路就是有多片模24或模60计数器级联组成，校分和校时信号和使能信号、清零信号通过组合逻辑电路（门电路）和输入到计数器的使能端和置数端，即能实现异步清零和异步快速校分功能。系统总的逻辑框图如下图显示电路由74138译码器、多线数据选择器、7447显示译码器和扫描电路组成，由于只用一块显示译码器，故需要扫描电路实现分时复用该芯片，扫描电路为模8计数器，即在一个时刻，只有一位数（4bits）能被数据选择器选中并送至显示译码器，8片数码管中也只有一块被使能显示该位数值。经过模8计数器一个周期后，所有的数值均在对应的数码管上显示一次，当扫描电路的时钟信号足够快时，人眼由于视觉暂留的效果看到8个数码管同时在亮。该电路在完美实现显示功能前提下，大大节省了资源，提高了FPGA资源的利用率。 整点报时功能则是组合逻辑电路的应用之一，根据卡诺图方法，得到报时方程，然后用门电路将蜂鸣信号输出到蜂鸣器即能实现整点报时功能。三、 各子模块设计1. 时钟信号发生模块该实验平台已经提供了48MHz的时钟频率，而计时电路所用的时钟是1Hz的信号，蜂鸣器蜂鸣信号也需要500和1000Hz的信号，故需要用分频电路对48MHz信号进行分频得到所需信号。为提高电路设计的简便性和准确性，该分频电路主要有二分频、三分频、十分频等电路模块组装而成：a) 二分频：二分频电路就是一个D触发器，其原理图电路如下：波形仿真图如下：b) 三分频：三分频电路则用到了74160计数器，利用74160的异步清零端，在0011时立即跳转回到0000，将第二位QB作为输出信号即实现三分频功能，其原理图如下：波形仿真图如下：c) 十分频： 十分频电路类似于三分频电路，利用74163的同步置数端，为实现接近50%的占空比，将最高位QD作为输出端，00000100五种状态下输出为0，0100后跳转至1011，后面10111111五种状态下输出为1，这样就完美的实现了50%占空比的十分频功能。其原理图电路如下：d) 总分频电路：在这三个基础的分频器电路基础上，将三个二分频电路和一个三分频电路级联即可得到24分频电路，将三个十分频电路级联即可得到1000分频电路，由于最终要实现48,000,000分频。将各个模块成功设计后，我们便能得到最终的分频电路，总电路图如下。输入48MHz时钟信号后便能得到所需要的1Hz、2Hz、500Hz、1000Hz时钟信号。2. 计时模块二十四小时计时电路主要分三块：周、时、分、秒，分别为模7、模24和两个模60计数器，模24和模60计数器均由两块74160BCD码计数器组成，分别对应两位数字的十位和个位，模8这只需要一块74160。计数器分别有时钟输入端CLK、异步清零端CLR、使能端EN和计满进位端QC。a) 模24计数器原理图模24波形仿真图b) 模60计数器原理图模60计数器波形仿真图c) 模八计数器原理图模8计数器波形仿真图d) 计时总电路：将模24和两块模60级联就能得到总计时电路。原理图3. 快速校分电路快速校分（时、周）电路主要涉及到两个问题：一是校分（时、周）开关打开后分（时、周）电路使能计数，其他模块暂停计数；二是，校分（时、周）开关打开后，分（时、周）电路时钟信号为2Hz。 问题一通过基本的门电路就能实现，Min_Adj、Hour_Adj、Week_Adj分别为校分、校时和校周开关信号，nMin_Adj、nHour_Adj、nWeek_Adj分别为校分、校时开关取反信号，Sec_co、Min_co和Hour_co分别为秒、分、时钟计满进位信号，当总使能信号为高，校分、校时、校周开关为低时，秒钟正常计时；当校分、校周开关为高或者秒钟计满进位，且未校时时，分钟使能计时；当校时、校周开关为高或者分钟计满进位，且未校分时，时钟使能计时；当校分、校时开关为高或者时钟计满进位，且未校分周，时钟使能计时。实现电路图如下问题二亦通过基本门电路实现。利用与门实现频率选择功能，校分（时、周）信号为高时，2Hz信号被选通，1Hz信号被屏蔽；校分（时、周）信号为低时则相反。再将3路信号用或门输出到时或分的时钟端，则实现快速校分（时）功能。实现电路如下图：4. 显示译码电路显示电路由74138译码器、多线数据选择器、7447显示译码器和扫描电路组成，由于只用一块显示译码器，故需要扫描电路实现分时复用该芯片，扫描电路为模8计数器，即在一个时刻，只有一位数（4bits）能被数据选择器选中并送至显示译码器，8片数码管中也只有一块被使能显示该位数值。经过模8计数器一个周期后，所有的数值均在对应的数码管上显示一次，当扫描电路的时钟信号足够快时，人眼由于视觉暂留的效果看到8个数码管同时在亮。该电路在完美实现显示功能前提下，大大节省了资源。实现电路如下图：其中scan模块为模8计数器，用于选通4bits信息和使能对应的数码管，其原理图电路如下图：Mux7to1为4bits 7选1数据选择器，根据计数器所提供的地址，选择指定一块数码管的4bits数据，其实现电路如下图：5. 整点报时电路根据实验要求，电路每小时进行一次报时，从59分53秒开始报时，每隔一秒发一声，共三声低音、一声高音。即59分53秒、59分55秒、59分57秒为低音，59分59秒为高音。实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。对于这一要求，我们可以列一张表来形象的看出这一性质：时刻分十位分个位秒十位秒个位音高频率m8m7m6m5m4m3m2m1s8s7s6s5s4s3s2s159分53秒0101100101010011低约500Hz59分55秒0101100101010101低约500Hz59分57秒0101100101010111低约500Hz59分59秒0101100101011001高约1000Hz对于分的十位个位和秒的十位，在鸣响的时候给出的信号应该是一样的。所以公示中有共同项m7m5m4m1s7s5,剩下的就是考虑秒个位的区别在s1为1时，s3，s2中有一个为1即发出500HZ的低声鸣响，在s4为1时发出1000HZ的高声鸣响。因此，总结得出公式为： 其中F为最后要传到扬声器中的信号，即输出端beep，f3为500Hz信号，f4为1Kz的信号。实现电路如下图：6. 消颤电路根据数字电路中锁存电路的知识，D触发器的应用之一便是开关除抖动电路，一个开关需要一个D触发器实现消颤功能，电路设计如下图：四、 调试虽然之前的分模块设计前都经过仔细的理论论证，但实际的电路总会存在着或大或小的问题或者缺陷，如果不分模块调试仿真、确保每个模块的正确性，那将在最终编程下载中出现问题将很难检查到问题。在以上每一个模块的原理和设计说明后面均已经加入的该模块的波形仿真结果，通过研究输入和输出波形的逻辑关系可以验证各模块的各个功能的设计成功与否。 对于最基本的时钟信号发生模块我们进行了反复调试和仿真，最终得到功能正确的时钟信号发生电路，确保后续模块的设计能够正常进行。同时由于软件的仿真功能有限，其他模块我们只能下载到开发板上进行调试和验证。五、 编译下载做出完整的总电路模块后，我们开始进将程序下载至SmartSOP实验箱上进行最后的调试。首先根据试验箱的引脚分配图对各个输入、输出引脚进行定义，然后进行下载。下载到试验箱后我们还是遇到了不少问题，经过不懈的调试、修改，最终修正了所有的问题，试验箱上的数码管能够显示秒、分、时和周，拨动开关能够实现清零、快速胶粉、快速校时和校周。六、 实验结果不论是波形仿真结果还是实验箱实际调试结果都是符合设计要求的。（1） 在一般情况下能准确的按照1Hz的速度从00:00:00到23:59:59计时，能准确进位和清零，并经过24个小时星期数加1；（2） 拨动清零开关K1，时分秒恢复到0，星期数恢复到1，表示星期一；（3） 拨动保持开关K2，周、时、分、秒全部暂停计数，显示结果稳定地停在所需的时间点；（4） 拨动校分开关K3，分显示位以2Hz的速度计数，周、时、秒暂停计数；（5） 拨动校时开关K4，时显示位以2Hz的速度计数，周、分、秒暂停计数；（6） 拨动校周开关K5，周显示位以2Hz的速度计数，时、分、秒暂停计数； （7） 系统具有整点报时功能，当时钟计到5953”时开始报时，在5953”、5955”、5957” 时报时频率为500Hz,5959”时报时频率为1KHz；七、 实验总结在设计该电路中，我采用了“分模块设计、由下至上”的设计思想，先设计出实现所需功能的各电路模块，分模块调试仿真确保正确后保持封装，再将各模块组装连接即得到顶层的电路。全用原理图设计方法，简单明了，便于检查错误。这次实验大量用到了之前学习的数字逻辑电路的知识，温故而知新，在复习数字逻辑电路基础知识的过程中学会了利用FPGA进行数字电路的设计，自己的实验能力也得到大幅提升。经历了一周的努力，自己总算是圆满完成了EDA II实验多功能数字钟的设计，从一开始的一窍不通，到最后的的得心应手对原理图设计方法的运用，自己在这一过程中高效学习、快速成长。这次实验是我第一次独立参加时间这么长、工作量这么大的综合性