课程设计-EDA原理与应用更新版.docx

中山大学南方学院电子信息与软件学院EDA原理与应用课程设计指导设计目的通过具体的电路熟悉并实践CMOS VLSI版图的设计流程。设计背景用0.5um/5V（5V的器件最小器件的栅极长度L为0.5um）的CMOS工艺实现以下的逻辑表达式。电源电压为2.5V，输出端要求驱动一个0.3pF的负载电容。设计内容一 组合逻辑门-静态互补CMOS组合逻辑门或非再生电路（或时序电路）在任意时刻，输入和输出之间服从一个特定的布尔表达式。静态互补CMOS是使用最广泛的逻辑类型。它是由上拉网络和下拉网络组合而成，实际上就是静态CMOS反相器扩展为N个输入。静态CMOS门是上拉网络PUN和下拉网络PDN的组合，如图所示。N个输入的逻辑门，它的所有输入都同时分配到上拉和下拉网络，PUN的作用是每当逻辑门的输出逻辑“1”时（取决于输入），它将提供一条在输出和VDD之间的通路，同样，PDN的作用是当逻辑门的输出逻辑“0”时，把输出连至GND。PUN和PDN网络是以相互排斥的方式构成的，即在稳定时，两个网络中有且只有一个导通，这样一旦瞬态过程完成，总有一条路径存在于VDD和输出端之间（即输出“1”），或存在于GND和输出端之间（即输出“0”）。这就是说在稳定状态时，输出节点总是一个低阻节点。根据De Morgan定理，A+B=AB，和AB=A+B，可以看出一个互补CMOS结构的上拉网络和下拉网络互为对偶网络。这意味着在上拉网络中并联的传输管相应于在下拉网络对应器件的串联，反之亦然。因此为了构成一个CMOS门，可以用串、并联器件的组合来实现其中一个网络，如PDN，而另一个网络，如PUN，可以通过对偶原理来实现。 参考题目以下给定不同的已知条件，或是布尔运算，或是真值表，完成设计内容。1. 已知布尔运算OUT=（A+B）CDa) 由布尔运算写出CMOS组成的互补电路（注意，CMOS互补电路只能得到反相的布尔函数）。b) 确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的电阻都是30K。(注意，任一器件组合，并联或是串联，只要使得VDD/GND到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路。)表1.PMOS和NMOS的等效电路Req（W/L=1）L=0.25um|VGS|=VDD，|VGS|=VDDVDD/22. 已知以下的电路图a) 由已知的CMOS组成的互补电路写出布尔运算方程。b) 确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的电阻都是30K。(注意，任意器件组合，并联或是串联，只要使得VDD/GND到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路)表1.PMOS和NMOS的等效电路Req（W/L=1）L=0.25um，|VGS|=VDD，|VGS|=VDDVDD/23. 已知输入逻辑为a) 由已知的逻辑写出布尔运算表达式和CMOS互补逻辑电路。b) 确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的电阻都是30K。(注意，任意器件组合，并联或是串联，只要使得VDD/GND到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路)表1.PMOS和NMOS的等效电路Req（W/L=1）L=0.25um，|VGS|=VDD，|VGS|=VDDVDD/24. 已知有5个输入的布尔函数，其真值表中为1的输入为下图。ABCDEOUT000001100001010001110001001001000101001101a) 由真值表写出布尔运算表达式和CMOS互补逻辑电路。b) 确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的电阻都是30K。(注意，任意器件组合，并联或是串联，只要使得VDD/GND到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路)表1.PMOS和NMOS的等效电路Req（W/L=1）L=0.25um，|VGS|=VDD，|VGS|=VDDVDD/25. 已知上拉网络的逻辑电路为a) 由已知的条件写出布尔运算表达式和CMOS互补逻辑电路。b) 确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的电阻都是30K。(注意，任意器件组合，并联或是串联，只要使得VDD/GND到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路)表1.PMOS和NMOS的等效电路Req（W/L=1）L=0.25um，|VGS|=VDD，|VGS|=VDDVDD/2 设计要求1. 电路设计：从以上5个题目中任选一个，根据给定的要求完成电路。输入信号要被命名为A、B、C、D、E，输出信号要被命名为OUT。公共端为Vdd和GND。（注意：严格遵守命名规则，不要随意更改）2. 功能仿真：连接完成后，首先要对电路图进行功能仿真，使得电路满足给定条件的布尔运算，或是真值表，或是电路图。3. 版图绘制：自行设计版图以达到题目所给定的要求。设计布局，优化面积，减小寄生电容，使得传输延迟尽可能小。所有信号都要明确标注在版图中（包括Vdd和GND）。二 全加器1bit全加器是数字运算中重要的基本单元，在数字多媒体和数字通信中起到非常重要的作用。在硬件实现的过程中，随着VLSI技术的发展，需要不断提高全加器的速度，减小功耗。全加器的基本运算逻辑包括3bit的输入（输入A，输入B，上级进位Cin）和2bit的输出（本级输出Sum，本级进位Cout）。其布尔运算可表达为Sum=ABCin (1)Cout=AB+Cin(AB) (2)根据其基本的布尔函数（1）和（2），可以设计出传输延迟，功耗，噪声容限等等技能大不一样的全加器。以下介绍几种新型的全加器结构，其使用了较少的传输管，充分提高了传输速率，减少延迟。 参考题目1. 全加器1CLTCL全加器图1 CLRCL全加器2. 全加器2SERF全加器图2 SERF全加器3. 全加器39A全加器图3 9A全加器4. 全加器49B全加器图4 9B全加器5. 全加器513A全加器图5 13A全加器以上五种全加器在实现基本功能的基础上，对于功耗，传输延迟，噪声容限都有各自不同的表现。全加器的延迟是由延迟最严重的路径决定的。上图同样显示出了每一种全加器的延迟传输最长的路径。也就是说，上述路径决定了全加器的传输延迟。 设计要求1. 电路设计：从以上5个全加器中任选一个，自行设计传输管的尺寸，完成电路图的连接。尺寸的选择要保证上拉网络和下拉网络传输延迟相均等的前期下，要尽可能减小电路版图的面积，减少传输延迟。输入信号要被命名为A、B、Cin，输出信号要被命名为Sum、Cout。公共端为Vdd和GND。（注意：严格遵守命名规则，不要随意更改）2. 功能仿真：连接完成后，首先要对电路图进行功能仿真，使得电路满足全加器的功能，即满足布尔运算（1）和（2）。用真值表（表一）的形式表达出，当A、B和Cin为0和1的时候，Sum和Cout的输出结果（注意是否为强“1”和强“0”）。ABCinSum_highSum_lowCout_highCout_low0001000101100011010111113. 版图绘制：自行设计版图的布局，优化面积，减小寄生电容，使得传输延迟尽可能小。所有信号都要明确标注在版图中（包括Vdd和GND）。评判标准本设计占总课程得分的50%。其中，设计报告30%：设计完成并满足电路和版图的基本功能将根据完成度得到010%的得分；版图的性能（面积和延迟）将根据优劣得到010%的得分；设计报告将根据质量（设计是否合理和时候按时上交）得到010%的得分。设计报告每人需上交一份，详述设计过程、设计与仿真结果、本人在设计中所完成的工作量。设计展示20%：版图布局和布线说明，DRC和LVS结果展示，仿真演示，问题回答。设计展示无需准备ppt，需小组成员现场展示设计成果。设计小组课程设计以小组为单位，每一小组的人数不可超过4人。在11月5号之前，请将小组成员的名单（名字、学号），已经选定的设计题目上交与课程助理。10月5号之后将不可以再改变。要求每个题目不可超过4个组选择，因此请尽快确定题目，达到要求的题目将不能再选择，请助理做好统计。日期安