EDA课程设计报告.doc

课程名称 EDA技术 设计项目 多功能数字钟系(部) 电子系 电子仪器仪表与维修班级 仪表Z082姓名王叁少学 号 #$%&指导老师安老师日 期 2010-06-09 1、数字钟的设计要求多功能数字钟具有计时功能和时钟的校时基本功能.计时功能采用24小时计时,显示时,分,秒.采用时校时,对于分钟和秒模块采用60进制实现;小时设计了24进制的计数器.校时部分,分为时校时,分校时,通过控制计数脉冲和校时控制使能的方法实现. 扩展了整点报时与闹铃功.整点报时部分,从5950”开始报时,每隔两秒报时一次,前四声驱动脉冲为500HZ,最后一声驱动脉冲为1KHZ,然后关闭.闹铃部分,将闹铃时间预置时,分,当计时时,分与预置时,分相同,计时秒为00时,开始闹铃,时间为10秒2、设计目的1、掌握多位计数器相连的设计方法2、掌握十进制、六进制、二十四进制的计数器的设计方法3、掌握扬声器驱动宝石的设计方法4、led灯的花样显示5、掌握clpd技术的层次化设计方法3、硬件要求 1、主芯片ALTTER EPF10KLC84-4 2、8个led灯，一个扬声器 3、4位数码显示器 4、8个按键（清零、调时、调分）4、数字钟模块设计4.1 60进制计时器（cntm60）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cntm60 is port(ci:in std_logic; nreset:in std_logic; load: in std_logic; d: in std_logic_vector(7 downto 0); clk: in std_logic; co: out std_logic; qh: buffer std_logic_vector(3 downto 0); ql: buffer std_logic_vector(3 downto 0); end cntm60;architecture behave of cntm60 isbegin co=1when (qh=0101 and ql=1001 and ci=1) else0; process (clk,nreset) begin if(nreset=0) then qh=0000; ql=0000; elsif (clkevent and clk=1) then if (load=1) then qh=d(7 downto 4); ql=d(3 downto 0); elsif(ci=1) then if(ql=9) then ql=0000; if(qh=5) then qh=0000; else qh=qh+1; end if; else ql=ql+1; end if; end if; end if; end process; end behave;仿真图：4.2 24进制计数器（cntm24）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cntm24 is port(ci:in std_logic; nreset:in std_logic; load1: in std_logic; d1: in std_logic_vector(7 downto 0); clk: in std_logic; ch: out std_logic; q1: buffer std_logic_vector(3 downto 0); q2: buffer std_logic_vector(3 downto 0); end cntm24;architecture behave of cntm24 isbegin ch=1when (q1=0010 and q2=0011 and ci=1) else0; process (clk,nreset) begin if(nreset=0) then q1=0000; q2=0000; elsif (clkevent and clk=1) then if (load1=1) then q1=d1(7 downto 4); q2=d1(3 downto 0); elsif(ci=1) then if(q1=2) then if(q2=3) then q2=0000; q1=0000; else q2=q2+1; end if; elsif (q2=9) then q2=0000; q1=q1+1; else q2=q2+1; end if; end if; end if; end process; end behave;仿真图如下：4.3 整点报时（alarm1）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity alarm1 isPort(reset:in std_logic; qh,ql:in std_logic_vector(3 downto 0);Alarm:out std_logic ); End; Architecture a of alarm1 isprocess(clk1,c) -整点报时beginif (rising_edge(clk)thenif c=1 thenif (min1=0101 and min0=1001 and sec1=0101) then if(sec0=0000or sec0=0010 or sec0=0100 or sec0=0110 or sec0=1000)then d1=1and clk2; -前四声相同 else d1=0; end if;elsif (min1=0000 and min0=0000 and sec0=0000 and sec1=0000) then d1=1; -最后一声高else d1=0;end if ;end if ;end if ;end process;end a;5、数字钟系统设计5.1 顶层原理图如下：5.2 编译结果如下：5.3 仿真波形图如下：5.4 时域分析:6 调试记录与实验小结一 调试记录1）我们写程序之前，经过思考，分析，以及修正，将整个框架及模块分割，但是程序写好后，在软件上验证的时候，出现很多错误。比如时钟太复杂，或时钟无法响应等等，原因是我们对VHDL语言了解不够，及在使用时钟应该注意事项等等。3）在调试过程中，我们程序里出现了在多个错误，我们三个人一同分析，查找，在翻阅了些资料书后才找到了原因试着修改，最后终于修改正确。4）在调试过程中，程序中出现了一个脉冲信号前用了多个IF语句，我们试着修改，但是没改正确。最后在老师帮助下修改正确了。二 实验小结为期一周的EDA课程设计，使我们对EDA的认识又提高了一个层次，现在能够较为熟练使用max+plusII，能够利用VHDL语言编写简单实用的程序。这次EDA课程设计重点学习了数字钟部分程序的编写、调