74ls74 锁存器.doc

第7章 触发器 153第三部分 时序逻辑电路导读:如果电路在某一时刻的输出状态不仅取决于电路在这一时刻的输入状态，而且与电路过去的状态有关，也就是说电路具有了记忆功能，这种电路就叫做时序逻辑电路。时序逻辑电路中能够完成记忆功能的电路叫做触发器，它是最重要、最基本的时序单元电路，所以，在第7章中将首先介绍常用触发器的逻辑功能、电路结构、工作原理、特性及其描述方法等。触发器和组合电路可以组成多种时序逻辑单元电路，如计数器、移位寄存器、随机存储器等，在第8章中将介绍这些电路芯片的工作原理、电路组成、分析和设计方法等，同时介绍可编程时序逻辑器件及其在数字系统设计中的应用。7 触发器 本章将按照触发器的功能分类介绍触发器的电路组成、工作原理、逻辑符号、特性描述等，其中包括RS触发器、D触发器、JK触发器、T及T触发器、施密特触发器、单稳态触发器和无稳态单元定时器等。7.1 RS触发器7.1.1 基本RS触发器我们知道，1个非门，入高出低，入低出高；把2个非门串联起来，如图7.1.1-1(a)所示，则入高出高，入低出低；如果象图7.1.1-1(b)中的虚线那样再把与输入信号S同为高（或低）电平的输出信号Q引回到输入端并迅速移去输入信号，则电路必将永久锁定并保存原来的输入状态，所以，这种电路称为锁存器。锁存器中的2个非门总是1个导通另1个关断，只有这两种稳定状态，因此锁存器也叫做双稳态。在一种稳态下，输出处于高电平，即Q=1，我们说电路为1状态；在另一种稳态下，输出处于低电平，即Q=0，我们说电路为0状态；这样，我们就可以用锁存器保存数字0和1了。1个用或非门接成非门而组成的锁存器电路如图7.1.1-1(c)所示，如果将图(c)中的2个或非门交叉耦合，画成如图(d)所示形式，并将或非门的2个输入端分开且令R端和S端皆为低电平0，则图(d)与图(c)是一样的，仍是1个锁存器电路，同时，我们还可以通过改变R、S的状态，改变电路的状态。比如，现在Q=1，如果R端变为高电平而S保持低电平不变，则输出Q就将变为低电平0，即使R端重新回到低电平，Q仍将保持低电平不变。我们把用R、S信号改变电路状态的操作称为触发，因而，锁存器也叫做触发器。图7.1.1-1 基本RS-触发器(a)2个非门串联(b)加正反馈构成锁存器(c)用2个或非门构成锁存器(d)2个或非门交叉耦合构成RS-触发器(e)RS-触发器的电路符号 图7.1.1-1(d)所示触发器的状态随R、S改变的情况详述如下。设触发器现在的状态为Qn（简称为现态），R或S触发之后电路保存下来的新状态为Qn+1（简称为次态），则触发器的次态与触发信号R、S和现态Qn之间的关系有以下4种情况： （1）R=0且S=0时。 触发器将如上所述处于锁定状态，即保持原状态不变，Qn+1=Qn。 （2）R=0且S=1时。 不管触发器的现态如何，只要S=1，门G2的输出一定变为0；又由于R=0，所以门G1的输入全部为低电平0，因而Qn+1=1。这就是说，只要S=1且R=0，触发器将置1。此操作称为触发器置位或置数（Set）。 （3）R=1且S=0时。不管触发器的现态如何，只要R=1，Q端一定变为0，即Qn+1=0。此操作称为触发器复位或清零（Reset）。所以这种触发器既能置位也能复位，故称复位置位触发器，简称RS触发器。 （4）R=1且S=1时。在R、S同时为高电平1期间，Q和端同时为高电平，失去了二者之间的互补关系；当R、S信号同时去掉（即同时回到低电平0）时，输出状态将难以确定，所以，这种情况应当不使用、不允许或者尽量避免。以上4种情况已汇总在表7.1.1-1中，此表称为RS触发器的功能表或特性表。用图7.1.1-2所示的卡诺图化简，得Qn+1=S+Qn （7.1.1-1a）SR=0 （7.1.1-1b）式（7.1.1-1）称为RS触发器的特性方程，其中式（7.1.1-1b）称为约束方程。特性表、特性方程和以后将要讲到的状态表、状态转换图是描述触发器功能的主要方法，有时还会用到波形图（或称时序图）。 Y RS Qn 00 01 11 10 0 1010110输 入输 出RSQnQn+10000保持00110101置101111000清01010110?不定111? 表7.1.1-1 RS触发器的特性表图7.1.1-2 RS触发器的状态卡诺图 RS触发器也可以用与非门构成，如图7.1.1-3(a)所示，其特性表和特性方程与上述相同，只是由于与非门是低电平信号起作用，所以触发信号用、表示，电路符号如图7.1.1-3(b)所示，图中2个输入端处的小圆圈“o”表示低电平触发有效。用高电平触发的RS触发器的电路符号如图7.1.1-1(e)所示。电路符号中有2个输出端，其中有“o”的输出端是互补输出。图7.1.1-3 用与非门构成的基本RS触发器(a)电路(b)低电平触发的RS-触发器的电路符号7.1.2 同步RS触发器 基本RS触发器实现了状态锁存并能用触发信号改变状态，从而使电路具有记忆功能。但是有3个问题需要解决，第一，不能与系统的其它部分同步工作；第二，R、S不能同时为1；第三，怕干扰。 在数字电路或数字系统中，各个部分必须同步协调工作。而基本RS触发器的特点是，输入一到达输出立即改变状态。那么，怎样才能使基本RS触发器具有同步功能呢？ 大家知道，1个与门，设有2个输入S、CP，CP=0时，与门输出恒等于0，好象门被关闭，无论S怎样变化，输出都不受S的影响；而当CP=1时，与门的输出恒等于S，好象门已经打开，输出始终跟随S变化。根据这一思路，在基本RS触发器R、S输入端各加1个与门，并用CP信号进行控制，如图7.1.2-1(a)所示，这就是同步RS触发器。工作原理如下：CP=0时，门G3、G4被封锁，G3、G4输出均为低电平0，输入信号R、S不能到达基本RS触发器的输入端，触发器保持原状态；当CP=1时，门G3、G4打开，输入信号R、S到达基本RS触发器的输入端，情况与图7.1.1-1(d)的基本RS触发器完全一样，特性方程与式（7.1.1-1）相同，特性表如表7.1.2-1所示，电路符号给出在图7.1.2-1(b)中，其中同步控制信号称为时钟脉冲CP（Clock Pulse）。所以同步RS触发器也叫做钟控RS触发器。输 入输出CPRSQnQn+10000111000010011101011011111000110101110?1111? 表7.1.2-1 同步RS触发器的功能表图7.1.2-1 用与门-或非门构成的同步RS触发器(a)电路(b)电路符号1个用与非门构成的同步RS触发器如图7.1.2-2(a)所示，为使用方便，图中加了直接复位端和直接置位端（亦称异步复位、异步置位端），其功能是，不管有无CP信号，也不管R或S状态如何，只要或端为低电平，触发器即被强行复位或置位。有直接复位、置位端时，同步RS触发器的电路符号如图7.1.2-2(b)所示。例7.1.2-1 已知图7.1.2-2(a)所示同步RS触发器的CP脉冲和S、R输入信号波形如图7.1.2-3所示，试画出输出Q、的波形。设Q的初始状态为0，、为高电平。解：在t1之前，CP脉冲没有到达，输出Q为初始状态0（图中标注为“初态”），为高电平。在t1时，第1个CP到达，在CP=1期间，S=1、R=0，触发器置1；CP脉冲结束之后，触发器仍锁定为1状态（图中标注为“置1”），故Q=1、=0。在t2时，第2个CP到达，CP=1期间，S=0、R=1，触发器置0；CP脉冲结束之后，Q仍锁定为0状态（图中标注为“置0”），=1。在t3t4期间，CP=1、S=1、R=1，所以Q和同时为高电平1（图中标注为“病态”）。在t4t5期间，CP=1时，S变为0，R=1，触发器置0，所以Q=0，=1（图中标注为“置0”）。在t5t6期间，S=0、R=0，触发器保持原状态0不变（图中标注为“保持0”）。在t6时，CP=1、R=0、S中有1个正向干扰，所以触发器被置1，即使在CP=1期间S返回低电平，由于R=0，Q无法复位（图中标注为“1干扰”）。在t7t8段保持。在t8时，CP=1、S=0、R中有正向干扰，所以触发器被复位为0，“0干扰”成功，与t6时“1干扰”情况类似。 图7.1.2-2 用与非门构成的同步RS触发器 图7.1.2-3 例7.1.2-1电路的时序图 (a)电路(b)电路符号由该例可见，在CP=0时，同步RS触发器被封锁；CP=1时，同步RS触发器同基本RS触发器相同，输入信号R、S可以直接影响电路的输出状态，这是这种电路的基本特点。换句话说，要想将触发器置为所需状态，必须保证CP=1期间输入信号状态绝对不变，否则将有可能同例7.1.2-1中t6、t8时刻那样受干扰影响而导致逻辑出错。7.1.3 主从RS触发器1主从RS触发器的提出触发器作计数器用是触发器的重要应用之一。如果把CP当作被计数脉冲，把S、R当作控制信号，当S=1、R=0时，CP脉冲到达，触发器置1；如果再令S=0、R=1，第2个CP脉冲到达，触发器将再次翻转并置0；如果重令S=1、R=0，第3个CP脉冲到达时，触发器便第3次翻转并再次置为1状态可见，触发器翻转的次数就是输入CP脉冲个数的度量，所以可以用触发器作计数器用。注意，S、R状态的改变不必人工进行，只要将S端接、R端接Q即可自动进行切换，请见图7.1.3-1(a)。 但遗憾的是，图7.1.3-1(a)电路是不适用的，因为Q=0时，下1个CP脉冲到达后经2个门的传输延迟（2tpd），Q变为高电平1，继而门G4封锁被解除，如果此时CP脉冲尚末结束，CP脉冲就会经门G4将触发器置0；如果触发器置0后CP脉冲仍末结束，的高电平使门G3封锁再次被解除，於是CP脉冲又经门G3将触发器置1如此循环往复，导致1个宽CP脉冲引起触发器多次翻转，这种现象叫做“空翻”。为了克服“空翻”现象，主从结构的触发器应运而生。2主从RS触发器的电路结构 1个主从结构的RS触发器如图7.1.3-2(a)所示，由2个同步RS触发器级联而成，主触发器的输出直接加到从触发器的输入端，CP反相后作为从触发器的钟控脉冲。当CP脉冲由低电平变为高电平时，R、S被写入主触发器；由于从触发器的钟控端此时为低电平，从触发器保持原状态不变。在CP脉冲结束时，由高电平变为低电平，主触发器首先被封锁，从触发器的钟控端变为高电平，从而将主触发器的状态写入从触发器。所以，如果将Q、返回R、S端接成计数状态时就不会发生空翻了。 图7.1.3-1 RS触发器接成计数状态图7.1.3-2 主从RS触发器及其电路符号 图7.1.3-2(b)是主从RS触发器的电路符号，图中CP输入端的“o”表示输出状态变化发生在CP脉冲的下降边，因此负边沿称为触发器的动作沿；符号“”表示延迟输出，即输出状态的变化滞后于CP脉冲。图7.1.3-2(a)所示电路，在移位寄存器（见8.2节）电路中获得了应用（如T4095、T4194和T4195等）。7.1.4 用RS触发器组成其它功能的触发器用主从RS触发器可以构成或演变成其它功能的触发器，如D触发器、JK触发器、T触发器和T触发器等。1T触发器 将主从RS触发器的R端接输出端Q，S端接，就构成了1个没有空翻的计数器电路，每来1个CP脉冲触发器都翻转1次，原来是0翻成1，原来是1翻成0，即Qn+1= (7.1.4-1) 这种触发器叫做T触发器。2JK触发器如果将主从RS触发器接成T触发器，然后再在原来的R、S处引出信号输入端J、K，如图7.1.4-1(a)所示，这种触发器就叫做JK触发器。不难看出，它与主从RS触发器的工作原理是一样的，只是在J=1、K=1时变成为T触发器，其功能表如表7.1.4-1所示，从表中可得特性方程为Qn+1=J+Qn (7.1.4-2)JK触发器的电路符号如图7.1.4-1(b)所示。当然，也可以在R、S处多引出几个J或K信号输入端，1个2J、2K输入的JK触发器电路符号如图7.1.4-1(c)所示。图7.1.4-1 主从JK触发器(a)电路(b)电路符号(c)2个J、2个K输入的JK触发器的电路符号3T触发器如果将JK触发器的J、K端短接在一起，并令为T，如图7.1.4-2所示，就得到1个T触发器。其功能是，当T=0时，触发器被封锁，保持原状态；当T=1时，变为T触发器。T触发器常称为可控（条件）计数器。将J=K=T代入式(7.1.4-2)，可得T触发器的特性方程为Qn+1 = T +Qn (7.1.4-3)4D触发器如果令J=D，K=，如图7.1.4-3所示，其功能就是1个D触发器。将J=D、K=代入式(7.1.4-2)中，可得D触发器的特性方程为Qn+1=D (7.1.4-4)CPJKQnQn+1001100000011010001101001101111011110 表7.1.4-1 主从JK触发器的功能表图7.1.4-3 主从JK触发器接成D触发器图7.1.4-2 主从JK触发器接成T触发器 该特性方程表明，电路的次态总等于输入D的现态，但总延迟1个CP脉冲，故称为D（Delay）触发器。在集成触发器芯片中，主要有D触发器、JK触发器和RS触发器3种。7.2 D触发器主从JK触发器解决了空翻问题，也解决了RS触发器中R、S不能同时为1的问题。但是图7.1.4-1所示的主从JK触发器和图7.1.3-2所示的主从RS触发器在CP=1期间怕干扰的问题依然存在，请见下面举例。例7.2-1 图7.1.4-1主从JK触发器的J、K输入波形如图7.2-1所示，试画出触发器的输出波形Q和，设触发器的初始状态为0。解： 参考图7.1.4-1。 在t1时刻，第1个CP脉冲下降边到达，因J=0、K=0，触发器的次态应保持初始状态0不变；但是，由于CP=1期间，在tA时刻J中有1个正向干扰，并且由于当时门G的入端全部为高电平，所以主触发器被置成1状态，CP下降边到达后此状态即被送入从触发器中，因此，触发器实际上变成了1状态。 在t2时刻，第2个CP脉冲到达，仍然J=0、K=0，按理，触发器的次态应保持第1个CP脉冲过后遗留下来的1状态不变；但是，由于在CP=1期间，在tB时刻K中有1个正向干扰，并且此时门H的入端全部为高电平，所以主触发器被复位，第2个CP下降边到达后此状态即被送入从触发器中，因此实际上，触发器变为了0状态。 在t3时刻，第3个CP脉冲到达，因J=0、K=0，触发器的次态应保持第2个CP脉冲到达后遗留下来的状态0不变；但由于在CP=1期间，在tC时刻J中有1个干扰，主触发器被置1，尽管在tD时刻K中也有1个干扰，力图将触发器复0，但此时门H的入端被图7.2-1 主从JK触发器的一次翻转现象Q=0封锁，主触发器无法复位，所以第3个CP脉冲下降边到达后此状态被送入从触发器中，因此触发器又变成了1状态。 其它情况类同，波形图如图7.2-1所示。 由上例可以得出结论：如果根据CP脉冲动作沿到达时的输入状态判断，主从触发器的次态应保持原状态0时，则CP=1期间的J干扰会引起逻辑错误；如果次态应保持原状态1时，则K干扰会引起逻辑错误。这种现象称为触发器的1次翻转现象。同时，我们还得到以下启示：如果触发器的状态仅仅取决于CP脉冲边沿到达时的输入状态，而与其它时刻的输入状态无关，触发器的抗干扰能力就会大大提高。下面给出的2种触发器就是根据这一思想提出的，1种是维持阻塞D触发器，另1种是主从D触发器，它们也可称为边沿触发器。7.2.1 维持阻塞D触发器维持阻塞D触发器电路如图7.2.1-1(a)所示，其结构简单，构思巧妙，抗干扰性能好，典型芯片如74LS74（T4074）等。工作原理可概括为以下3句话：令=1，即图中3条虚线所示的直接置位、直接复位电路暂且不看。 （1）CP=0时，Q维持原状态不变。CP=0时，门G3、G4被封锁，Q3=Q4=1，所以门G1、G2组成的基本RS触发器保持原状态；同时门G5、G6被打开，输入信号D经门G6取反后到达门G4的输入端，再经门G5取反后到达门G3的输入端，等待送入。图7.2.1-1 维持阻塞D触发器(a)电路(b)电路符号(c)双D触发器LS74的电路符号(d)功能表 （2）CP=1时，若D=1，则Qn+1=D=1，并立即封锁干扰通路。 CP由0变为1时（即在CP脉冲的上升边），门G3、G4的封锁被解除，等在G3门口的信号D=1经G3反相后，Q3=0，此信号有3个流向： 向右送G1输入端，使输出Q=1，由于此时Q4=1，进而使=0。D=1，触发器置1； 向左返回G5输入端，关闭G5，使后来从输入端进入的干扰不能从上方通道通过；由于该反馈线使G3和G5组成锁存器，维持了触发器置1时Q3=0状态，故称其为置1维持线； 向下送门G4输入端，封锁下方干扰通路，故称为置1阻塞线。 （3）CP=1时，若D=0，则Qn+1=D=0，并立即封锁整个通道入口。 CP由0变为1时，门G3、G4解除封锁，若D=0，则G4输出Q4=0，此信号有2个流向： 向右送G2输入端，使=1，进而使Q=0。D=0，触发器置0； 向左返回G6输入端，关闭整个信道，同时，由于G4和G6组成锁存器，维持触发器置0时Q4=0状态，故称此反馈线为置0维持线，同时也是置0阻塞线。 可见，图7.2.1-1(a)是1个正边沿触发的维持阻塞D触发器，其电路符号如图7.2.1-1(b)所示，图中CP输入端符号“”表示边沿触发，无小圈“o”表示是正边沿触发。 使用时要注意，输入信号必须提前2tpd到达D输入端，以便在CP的上升边到来之前传输到G3、G4门口；同时，在CP到来之后要继续保持一段时间，以使触发器翻转正确；前者叫做建立时间，用tset表示，后者叫做保持时间，用th表示。如果每个单门的传输延迟时间相同，均为tpd，则tset2tpd（即G6、G5的传输延迟时间），th1tpd（即CP到达后信号从G4输入端到G4输出并返回G6输入端完成维持阻塞所需的时间），所以，CP脉冲的最高重复频率fmax1/（3tpd）。例7.2.1-1 图7.2.1-2(a)所示维持阻塞D触发器，其CP脉冲和输入波形如图7.2.1-2(b)所示，请画出触发器的输出波形Q和。解： 在t1时刻，D=1，触发器置1；在t2时刻，D=0，触发器置0；在t3时刻，D和CP脉冲同时到达，因建立时间不够，Qn+1仍为0；同理，在t4时刻，触发器置1；在t5时刻，触发器继续置1，与t6时刻D信号返回低电平无关；在t7时刻，触发器置0，Qn+1=0，与t8时刻D信号变为高电平（干扰）无关。所以，输出波形Q和如图7.2.1-2(b)所示。图7.2.1-2 例7.2.11的输出波形(a)电路(b)输出波形7.2.2 主从D触发器维持阻塞结构多用于双极型触发器电路中，而集成CMOS触发器则主要采用主从结构，一是电路简单，制作方便，二是边沿触发，抗扰性好。CMOS主从D触发器由2个D锁存器组成，下面先介绍CMOS D锁存器。 1D锁存器前面曾经讲过，如果把2个非门串联起来，并把输出信号引回到输入端且迅速移去输入信号（见图7.1.1-1)，则电路将永久锁定并保存原来的输入状态，CMOS D锁存器正是根据这一思路而构成的，如图7.2.2-1所示。图7.2.2-1(a)是用2个非门和2个传输门构成的D锁存器。CP=0时，TG1开启，TG2关闭，数据D直接送到Q和端，但2个非门没有形成正反馈，不具备锁定功能，输出图7.2.2-1 CMOS D锁存器电路(a)用2个非门和2个传输门构成的D锁存器（CC4042） (b)用2个或非门和2个传输门构成的有异步置位复位功能的D锁存器会随D任意改变，此时称电路处于接数状态；CP变为高电平1时，TG2开启，2个非门形成正反馈，锁定CP到达时刻的输入D的状态，Qn+1=D，显然，这是D型锁存器；与此同时关闭TG1，将此后到来的干扰拒之门外，此时称电路处于锁存状态。如果要使D锁存器电路具有清0功能，可用1个非门加1个或非门或者1个非门加1个与非门构成，如HC175（四D）、HC176（六D）、HC273（八D）和CC40174（六D）、CC4508（八D，3态输出）等，都属于这1类。如果要使D锁存器电路既具有清0功能又具有置数功能，可用2个或非门或者2个与非门构成，如图7.2.2-1(b)所示，当R=0、S=0时，便同图7.2.2-1(a)电路相同。 2主从D触发器1个有直接置位复位功能的CMOS主从D触发器如图7.2.2-2(a)所示，它用2个如图7.2.2-1(b)所示的D锁存器直接级联而成。不过有3点需要注意（参照图7.2.2-1）：第一，主触发器的输出接到从触发器的输入端，再由从触发器互补端取出经2个非门缓冲输图7.2.2-2 有异步置位复位功能的主从D触发器（CC4013）(a)电路(b)电路符号出Q；第二，从触发器中TG3和TG4的控制信号极性已经对调，前者接CP，后者接；第三，从触发器中的R、S端已经对调。作了这些变动之后，电路的工作过程如下： CP=0时，TG1、TG4开启，TG2、TG3关断，主触发器处于接数状态，从触发器锁存，电路保持原状态。 CP=1时，即上升边到来时，TG1、TG4关断，TG2、TG3开启，主触发器锁存CP上升边到来时刻的输入D状态，从触发器接数，数据D直接送到输出端，Qn+1=D。 显然，这是1个正边沿触发的主从D触发器，电路符号如图7.2.2-2(b)所示，其中S、R是直接置位和直接复位端。例7.2.2-1 画出图7.2.2-3所示电路的输出波形Y1、Y2，输入信号X和CP脉冲如图所示，触发器为CMOS主从D触发器，设其初始状态均为0。图7.2.2-3 例7.2.2-1电路及电压