微电子技术 全真模拟试卷.doc

本文由caozhe815贡献 doc文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。 微电子技术全真模拟试卷 1 名词解释：模拟集成电路，数字集成电路，本征半导体，本征载流子，等效电路模型。 数字集成电路：完全按照二进制逻辑进行运算的电路，用来传递和处理数字信号。 模拟集成电路：对模拟量进行获取、传递、处理和转换的电路。 本征半导体：没有杂质和缺陷的纯净半导体材料；纯净的半导体的导电能力很差。 本征载流子：就是本征半导体中的载流子（电子和空穴） 。即不是由掺杂所产生出来的载流 子。也就是说，本征载流子是由热激发本征激发所产生出来的，即是价电子从价带跃迁 到导带而产生出来的；它们是成对产生的，所以电子和空穴的浓度始终相等。 等效电路模型：等效电路-表征固态电子器件电特性的电路模型。 2 用公式给出半导体材料的本征载流子浓度和温度的关系 ni = pi = AT 3/2 . e E g / 2 KT 3 微电子技术发展规律与主要特点 发展规律：摩尔定律，即集成电路的发展：工艺每三年升级一代，集成度每三年翻二番、特 征线宽约缩小 30左右，逻辑电路（以 CPU 为代表）的工作频率提高约 30。 主要特点： 特征尺寸越来越小（最小的 MOS 管栅长或者连线宽度） 芯片尺寸越来越大（die size） 单片上的晶体管数越来越多 时钟速度越来越快 电源电压越来越低 布线层数越来越多 I/O 引线越来越多 4 简要说明集成电路按规模分为几类。 SSI（Small Scale IC） ：109 5 电流集边效应产生原因及克服措施 产生原因：在发射结边缘处的电位较高、在发射结中心处的电位较低（甚至为 0）；于是， 就造成发射结面上各点的电压不同（发射结周围边缘处的电压高，中心处的电压低），从而 使得发射结面上各点的注入电流密度也就不同发射结周围边缘处的电流密度大， 中心处 的电流密度0，即发射极电流基本上都集中到了发射结的周围一圈，这就是发射极电流集 边效应。 克服措施：限制电流容量，使得不出现电流集边效应；提高基区掺杂浓度，以减小基极 电阻；提高发射极周长/面积比。 6 说明 NMOS 增强型晶体管结构，导电沟道形成过程。 由 p 型衬底和两个高浓度 n 扩散区构成的 MOS 管叫作 n 沟道 MOS 管， 该管导通时在两个高 浓度 n 扩散区间形成 n 型导电沟道。 1/6 N 沟道增强型 MOS 管必须在栅极上施加正向偏压 且只有栅源电压大于阈值电压时才有导 管必须在栅极上施加正向偏压，且只有栅源电压大于阈值电压时才有导 电沟道产生的 N 沟道 MOS 管 管。 在一块掺杂浓度较低的 P 型硅衬底上 型硅衬底上，制作两个高掺杂浓度的 N+区，并用金属铝引出两个 并用金属铝引出两个 电极，分别作漏极 d 和源极 s。然后在半导体表面覆盖一层很薄的二氧化硅 然后在半导体表面覆盖一层很薄的二氧化硅(SiO2)绝缘层， 在漏源极间的绝缘层上再装上一个铝电极 源极间的绝缘层上再装上一个铝电极,作为栅极 g。在衬底上也引出一个电极 B，这 在衬底上也引出一个电极 就构成了一个 N 沟道增强型 MOS 管。 栅源电压 vGS 增加时，吸引到 P 衬底表面层的电子就增多，当 vGS 达到某一数值时 吸引到 达到某一数值时，这 些电子在栅极附近的 P 衬底表面便形成一个 N 型薄层，且与两个 N+区相连通 区相连通，在漏源极 间形成 N 型导电沟道。 7 画出双极型晶体管的纵向结构和横向结构示意图 画出双极型晶体管的纵向结构和横向结构示意图，标出各部分的名称。 8 简要叙述光刻工艺主要流程 简要叙述光刻工艺主要流程。 光刻工艺由涂胶，曝光， ，显影等步骤组成 a、清洁处理：使 SiO2 层表面干燥 层表面干燥。 b、涂胶 正胶：光刻胶受光照的区域在显影时容易除去 典型的正性光刻胶材料是邻位醌叠氮基 光刻胶受光照的区域在显影时容易除去，典型的正性光刻胶材料是邻位醌叠氮基 化合物。 光刻胶受光照的区域在显影后被保留，未曝光的胶被除去，典型的负性光刻胶材 典型的负性光刻胶材 负胶：光刻胶受光照的区域在显影后被保留 料是聚乙烯醇肉桂酸脂。 c、前烘（软烤） 曝光前烘烤（或称软烤） ）使光刻胶中的溶剂挥发，从而使胶膜成固态的薄膜 从而使胶膜成固态的薄膜。 d、曝光 曝光是受光照射的光刻胶膜起化学反应。 曝光是受光照射的光刻胶膜起化学反应 e、显影 把已曝光的硅晶片浸入显影液中，使胶膜中的潜影显示出来。对负胶来说 把已曝光的硅晶片浸入显影液中 对负胶来说，未受光照的 那部分光刻胶在显影中被溶解掉。 那部分光刻胶在显影中被溶解掉 f、坚膜 光刻在显影后，必须经再一次烘烤 将胶内残留的溶剂含量降低到最低，也称硬烤。使 必须经再一次烘烤，将胶内残留的溶剂含量降低到最低 显影后的胶膜进一步变硬并与二氧化硅更好的粘附。 显影后的胶膜进一步变硬并与二氧化硅更好的粘附 g) 腐蚀 的主要作用是把经曝光、显影后光刻胶微图形中下层材料的裸露部分去掉 刻蚀的主要作用是把经曝光 显影后光刻胶微图形中下层材料的裸露部分去掉。 2/6 h) 去胶 起刻蚀屏蔽作用的光刻胶的使命已完成，必须把光刻胶去除干净 当刻蚀后，起刻蚀屏蔽作用的光刻胶的使命已完成 必须把光刻胶去除干净。 9 简要叙述半导体掺杂工艺中常用的扩散方法 简要叙述半导体掺杂工艺中常用的扩散方法。 一、液态源扩散 以保护气体（如氮气）通过含有杂质的液态源 携带杂质蒸汽进入高温下的扩散炉。在高温 通过含有杂质的液态源，携带杂质蒸汽进入高温下的扩散炉 下，杂质蒸汽分解，与硅反应生成杂质原子 杂质原子经过硅片表面向内部扩散。 与硅反应生成杂质原子，杂质原子经过硅片表面向内部扩散 二、片状源扩散 片状源是一种与硅圆片相同的固体扩散源。 片状源是一种与硅圆片相同的固体扩散源 首先将源片和硅片相间地插在石英舟的刻槽内 然后在一定温度下扩散， 将源片和硅片相间地插在石英舟的刻槽内， 杂质蒸汽与硅反应 生成杂质原子向体内扩散， ，这步叫预淀积。 去掉源片，然后用氧气进行烘焙 然后用氧气进行烘焙，改善硅片表面状态。 然后在较高温下进行再扩散。 然后在较高温下进行再扩散 三、固-固扩散 固-固扩散的杂质源是硅衬底上的固体薄膜 杂质就从这个固体薄膜扩散到衬底中去。 固扩散的杂质源是硅衬底上的固体薄膜，杂质就从这个固体薄膜扩散到衬底中去 10 简要说明平面工艺中的横向扩散对集成电路的影响 简要说明平面工艺中的横向扩散对集成电路的影响。 横向扩散的影响： 使实际的扩散层的宽度大于氧化层窗口的宽度， 使实际的扩散层的宽度大于氧化层窗口的宽度 最终的结结面形状不完全 是平面。其影响：器件击穿电压 器件击穿电压。窗口距离间距 11 解释金属的电迁移现象和铝硅互融的问题 解释金属的电迁移现象和铝硅互融的问题，如何解决。 电迁移现象 金属化铝是一种多晶结构，铝在高电位处出现金属原子堆积 铝在高电位处出现金属原子堆积，形成小丘、晶须 晶须，导致相邻金 属走线短路； 而在低电位出现原子的短缺而形成空洞导致开路。 而在低电位出现原子的短缺而形成空洞导致开路 铝硅互溶问题 硅在铝中有溶解度，向硅内部渗透 向硅内部渗透，易形成“尖刺” ，使电路短路，对于浅 PN 结，比较严 对于浅 重。 为了解决电迁移现象： （1）需对铝薄膜的结构作设计 需对铝薄膜的结构作设计; （2）采用 Al-Cu 合金和 Al-Si Si-Cu 合金 （3）采用多层结构（例如： ：Al/Ti/Al，Al-CrAl7-Al) 为了解决“尖刺”现象 （1）采用 Al-Si 或 Al-Si-Cu 合金 （2）采用铝-掺杂多晶硅双层金属化结构 可以提供溶解于铝所需要的硅原子。 掺杂多晶硅双层金属化结构，可以提供溶解于铝所需要的硅原子 （3）采用铝阻挡层结构。在硅铝之间沉积一层薄金属层 在硅铝之间沉积一层薄金属层。 12 简要说明 MOSFET 常用的隔离工艺及如何克服寄生的 MOS 管效应。 是场区寄生 MOS 开启电压比源电压高 10V，MOSFET 不导通。做法：提高场区掺杂浓度 提高场区掺杂浓度。增 加场区氧化层厚度。 13 N 阱 CMOS 工艺中 N 沟 MOS 晶体管制备过程示意图，简要说明主要工艺流程 简要说明主要工艺流程。 （1）热氧化 （2）光刻 （3）刻蚀 （4）N 型离子注入 （5）退火 （6）高温阱推进 3/6 14 若函数 f = ab + c ，试用 NMOS 实现该逻辑电路，画出相应版图，并分析其逻辑关系和 工作原理。 工作原理略。 15 可编程可擦除 ROM 单元 MNOS(EEPROM)的结构和原理，说明如何读写数据和擦除数据。 4/6 答案是网上找的。 浮栅中没有电子注入时,在控制栅加电压时,浮栅中的电子跑到上层,下层出 现空穴。由于感应,便会吸引电子,并开启沟道。 如果浮栅中有电子的注入时,即加大的管子的阈值电压,沟道处于关闭状态。这样就达成了开 关功能。 如图 2 所示,这是 EPROM 的写入过程,在漏极加高压,电子从源极流向漏极沟道充分开启。在 高压的作用下,电子的拉力加强,能量使电子的温度极度上升,变为热电子(hot electron)。这种 电子几乎不受原子的振动作用引起的散射,在受控制栅的施加的高压时,热电子使能跃过 SiO2 的势垒,注入到浮栅中。 在没有别的外力的情况下,电子会很好的保持着。在需要消去电子时,利用紫外线进行照射, 给电子足够的能量,逃逸出浮栅。 EEPROM 的写入过程,是利用了隧道效应,即能量小于能量势垒的电子能够穿越势垒到达另一 边。量子力学认为物理尺寸与电子自由程相当时,电子将呈现波动性,这里就是表明物体要足 够的小。就 pn 结来看,当 p 和 n 的杂质浓度达到一定水平时,并且空间电荷极少时,电子就会 因隧道效应向导带迁移。 电子的能量处于某个级别允许级别的范围称为“带”,较低的能带称为 价带,较高的能带称为导带。电子到达较高的导带时就可以在原子间自由的运动,这种运动就 是电流。 EEPROM 写入过程,如图 3 所示,根据隧道效应,包围浮栅的 SiO2,必须极薄以降低势垒。 源漏极接地,处于导通状态。在控制栅上施加高于阈值电压的高压,以减少电场作用,吸引电子 穿越。 5/6 要达到消去电子的要求,EEPROM 也是通过隧道效应达成的。如图 4 所示,在漏极加高压,控制 栅为 0V,翻转拉力方向,将电子从浮栅中拉出。这个动作,如果控制不好,会出现过消去的结果。 16 请画出由 MOS 电路组成的 SRAM(静态随机存取存储器)单元的电路图， 并简要介绍其如何 读写数据。 写操作。 写操作。 管导通， 选中：在字线上加一个正电压的字脉冲，使 T2、T3 管导通，表示选中该单元 选中：在字线上加一个正电压的字脉冲， 电压降为地电位（ 若写入“0”，无论原来是何种状态，只需使写“0”的位线 BS0 电压降为地电位（加 若写入“ ，无论原来是何种状态，只需使写“ 的位线 负电压的位脉冲） 经导通的 ，经导通的 迫使节点的电位等于地电位， 负电压的位脉冲） 经导通的2 管，迫使节点的电位等于地电位，A 低 B 高，则 ， T1 管截止而0 管导通。 管截止而 管导通。 降为地电位， 管传给节点， ，A 若写入“1”，只需使写 1 的位线 BS1 降为地电位，经导通的 T3 管传给节点， 低 若写入“ ， B 高，则 T0 管截止而 T1 管导通。 管导通。 写入过程是字线上的字脉冲和位线上的位脉冲相重合的操作过程。 写入过程是字线上的字脉冲和位线上的位脉冲相重合的操作过程。 读操作 选中：在字线上加一个高电压的字脉冲，使 T2、T3 管导通，表示选中该单元把节点 选中：在字线上加一个高电压的字脉冲， 管导通， A、B 分别连到位线。 、 分别连到位线。 对位线 BS0，BS1 两条外加正电压 ， 若单元存的是“0”，A 低 B 高，节点是低电位，就会产生一个小电流，经 BS0 线 若单元存的是“ ， 节点是低电位，就会产生一个小电流， 流向节点 导通管入地。 位线上 就从平时的高电位