定点原码一位除法器的设计.doc

课课 程程 设设 计计 报报 告告 课程设计名称 计算机组成原理课程设计计算机组成原理课程设计 课程设计题目 定点原码一位除法器的设计定点原码一位除法器的设计 院 系 专 业 班 级 学 号 姓 名 指导教师 完成日期 I 目目 录录 第第 1 章章 总体设计方案总体设计方案 1 1 1 设计原理 1 1 2 设计环境 3 第第 2 章章 详细设计方案详细设计方案 4 2 1 顶层方案图的设计与实现 4 2 1 1 创建顶层图形设计文件 4 2 1 2 器件的选择与引脚锁定 4 2 2 功能模块的设计与实现 6 2 2 1 选择移位模块的设计与实现 6 2 2 2 余数选择器模块的设计与实现 9 2 2 3 控制器模块的设计与实现 10 2 3 仿真调试 11 第第 3 章章 编程下载与硬件测试编程下载与硬件测试 13 3 1 编程下载 13 3 2 硬件测试及结果分析 13 参考文献参考文献 14 第 1 章 总体设计方案 1 第 1 章 总体设计方案 1 1 设计原理设计原理 定点原码一位除法的计算有恢复余数和加减交替两种算法 商的符号为除数 与被除数两符号位的异或值 数值则为两数绝对值相除后的结果 此设计方案仅 采用恢复余数法进行设计 恢复余数定点原码一位除法器实现的功能如表 1 1 所示 设计的电路应实现 表 1 1 中给定的功能 设 X X0 X1 Xn Y Y0 Y1 Yn X0 X1 Y0Y1分别为符号位 K 为两符号位的异或值 X Y K X Y X Y 利用恢复余数法求的 在计算机中 商只能用做减法判结果的符号 为正还是为负来确定 当差为负时 上商为 0 同时还应该把除数再加到差上去 恢复余数为原来的正值之后再左移一位 若减得的差为 0 或为正值时 就没有恢 复余数的操作 上商为 1 余数左移一位 其计算过程如下 例 已知 X 0 0100 Y 0 1000 求 X Y 表表 1 11 1 恢复余数定点原码一位除法器功能表恢复余数定点原码一位除法器功能表 第 1 章 总体设计方案 2 恢复余数定点原码一位除法器的整体设计包含两输入寄存器模块 一个加法 被除数 余数 商说 明 0 0100 1 1000 0 0000 y 补 减去除数 1 1100 0 1000 0 0000余数为负 上商 0 恢复余数 y 补 0 0100 0 1000 0 0000被恢复的被除数 1 位 1 10000 0000 y 补 减去除数 0 0000 0 0000 1 1000 0 0001 0 0010 余数为正 上商 1 1 位 y 补 减去除数 1 1000 0 1000 0 0010 0 0010 余数为负 上商 0 恢复余数 y 0 0000 0 0000 1 1000 0 0100被恢复的被除数 1 位 y 补 减去除数 1 1000 0 1000 0 0100余数为负 上商 0 恢复余数 y 0 0000 0 0000 0 1000被恢复的被除数 1 位 第 1 章 总体设计方案 3 运算模块 一个余数移位模块 一个商移位模块和一个由触发器和计数器构成的 控制模块 移位模块采用 Verilog 设计输入方式 其余采用原理图设计输入方式 采用硬件描述语言进行电路设计并实现表 1 1 中给定的功能 设计的Verilog 程序经编译 调试后形成 bit 文件并下载到 XCV200 可编程逻辑芯片中 经硬件 测试验证设计的正确性 定点原码一位除法器的原理框图如图 1 1 所示 被除数经选择器首次存入余 数寄存器中 除数取反后存入除数寄存器中 两数经加法器实现加法运算 将商 送入商寄存器中 同时将结果送入选择移位电路中进行移位 再将移位后的结果 经选择器送入余数寄存器中 图图 1 1 恢复余数定点原码一位除法器原理框图恢复余数定点原码一位除法器原理框图 1 2 设计环境设计环境 硬件环境 伟福 COP2000 型计算机组成原理实验仪 XCV200 实验板 微 机 EDA 环境 Xilinx Foundation3 1 设计软件 第 2 章 详细设计方案 4 第 2 章 详细设计方案 2 1 顶层方案图的设计与实现顶层方案图的设计与实现 顶层方案图实现一位除法器的逻辑功能 采用原理图设计输入方式完成 电 路实现基于 XCV200 可编程逻辑芯片 在完成原理图的功能设计后 把输入 输出 信号安排到 XCV200 指定的引脚上去 实现芯片的引脚锁定 2 1 1 创建顶层图形设计文件创建顶层图形设计文件 顶层图形文件主要由两输入模块 一个运算模块 两个移位模块和一个控制 模块组装而成的一个完整的设计实体 顶层图形文件结构如图 2 1 所示 图图 2 1 定点原码一位除法器顶层图形文件结构定点原码一位除法器顶层图形文件结构 2 1 2 器件的选择与引脚锁定器件的选择与引脚锁定 1 器件的选择 器件的选择 由于硬件设计环境是基于伟福 COP2000 型计算机组成原理实验仪和 XCV200 第 2 章 详细设计方案 5 实验板 故采用的目标芯片为 Xlinx XCV200 可编程逻辑芯片 2 引脚锁定 引脚锁定 把顶层图形文件中的输入 输出信号安排到 Xlinx XCV200 芯片指定的引脚上 去 实现芯片的引脚锁定 各信号及 Xlinx XCV200 芯片引脚对应关系如表 2 1 所 示 表表 2 1 信号和芯片引脚对应关系信号和芯片引脚对应关系 图形文件中的输入图形文件中的输入 输出信号输出信号XCV200芯片引脚芯片引脚 TR70 TS71 CP72 BCH7094 BCH6 095 BCH5096 BCH4097 BCH3100 BCH2101 BCH1102 BCH0103 CH7079 CH6080 CH5081 CH4082 CH3084 CH2085 CH1086 CH0087 YS7224 YS6228 YS5229 YS4230 YS3231 YS2232 YS1234 YS0235 SHA7215 SHA6216 SHA5217 SHA4218 SHA3220 SHA2221 SHA1222 SHA0223 第 2 章 详细设计方案 6 2 2 功能模块的设计与实现功能模块的设计与实现 恢复余数定点原码一位除法器是以两输入寄存器模块 一个加法器模块 两 个输出模块 两个移位模块和一个由触发器和计数器构成的控制模块构成 移位 模块采用 Verilog 设计输入方式 其余采用原理图设计输入方式 具体设计如图 2 2 所示 图图 2 2 恢复余数定点原码一位除法器功能模块图恢复余数定点原码一位除法器功能模块图 2 2 1 选择移位模块的设计与实现选择移位模块的设计与实现 选择移位的三个输入分别用 HIN 7 0 NIN 7 0 CS 表示 当 CS 为 1 时数据选 择器选择 HIN 7 0 送入移位器 当 CS 为 0 时数据选择器选择 NIN 7 0 送入移位 器 移位部分通过程序实现 形成的 Verilog 程序用 ZUOYI VHD 表示 具体电 路及程序如下 第 2 章 详细设计方案 7 图图 2 2 1 选择移位模块图形文件选择移位模块图形文件 1 创建 创建 Verilog 源文件源文件 module yiwei X7 X6 X5 X4 X3 X2 X1 X0 CE CLR QQOUT input X7 input X6 input X5 input X4 input X3 input X2 input X1 input X0 input CE input CLR output 7 0 QQOUT 第 2 章 详细设计方案 8 reg 7 0 QQOUT add your declarations here add your code here always CLR begin if CLR QQOUT 0 else begin QQOUT 7 X7 QQOUT 6 X6 QQOUT 5 X5 QQOUT 4 X4 QQOUT 3 X3 QQOUT 2 X2 QQOUT 1 X1 QQOUT 0 0 end endmodule 2 创建元件图形符号 创建元件图形符号 为了能在图形编辑器 原理图设计输入方式 中调用此移位器 需要为 ZUOYI 创建一个元件图形符号 可用 Xilinx ISE 编译器的 Create Symbol 模块实 现 3 功能仿真 功能仿真 对创建的两输入或门元件 ZUOYI 进行功能仿真 验证其功能的正确性 可用 Xilinx ISE 编译器的 Simulator 模块实现 仿真结果如下 第 2 章 详细设计方案 9 2 2 2 余数选择器模块的设计与实现余数选择器模块的设计与实现 1 创建元件图形符号 创建元件图形符号 YIN 7 0 BIN 7 0 CS CP OUT 7 0 余数选择器的四个输入分别用 HIN 7 0 NIN 7 0 CS CP 表示 通过数据选 择器选择数据 当 CS 为 1 时将数据 HIN 7 0 送入余数寄存器中 当 CS 为 0 时将 数据 NIN 7 0 送入余数寄存器中具体电路如下 2 器件实现 器件实现 第 2 章 详细设计方案 10 3 功能仿真 功能仿真 对创建的半加器元件 H ADDER 进行功能仿真 验证其功能的正确性 可用 Xilinx ISE 编译器的 Simulator 模块实现 2 2 3 控制器模块的设计与实现控制器模块的设计与实现 1 创建元件图形符号 创建元件图形符号 控制器的三个输入端中 S R 为触发器的两输入端当 S 值 1 时将被除数除数 打入寄存器当 R 值 1 时脉冲打入 CP 为脉冲输入端 SQ SC 为输出端 2 器件实现 器件实现 3 功能仿真 功能仿真 对创建的半加器元件 H ADDER 进行功能仿真 验证其功能的正确性 第 2 章 详细设计方案 11 可用 Xilinx ISE 编译器的 Simulator 模块实现 2 3 仿真调试仿真调试 仿真调试主要验证设计电路逻辑功能 时序的正确性 本设计中主要采用功 能仿真方法对设计的电路进行仿真 1 建立仿真波形文件及仿真信号选择 建立仿真波形文件及仿真信号选择 功能仿真时 首先建立仿真波形文件 选择仿真信号 对选定的输入信号设 置参数 选定的仿真信号和设置的参数如表 2 2 所示 表表 2 2 仿真信号选择和参数设置仿真信号选择和参数设置 输输 入入 信信 号号输输 出出 信信 号号 BCH CHTS TR CPYS7SHA7 34 081 0 0 34 08 0 1 1 34 080 1 1 34 080 1 1 34 080 1 1 34 080 1 1 2 功能仿真结果与分析 功能仿真结果与分析 功能仿真波形结果如图 2 2 所示 仿真数据结果如表 2 3 所示 对表 2 3 与表 1 1 的内容进行对比 可以看出功能仿真结果是正确的 进而说明电路设计的正 确性 图图 2 2 功能仿真波形结果功能仿真波形结果 第 2 章 详细设计方案 12 表表 2 3 仿真数据结果仿真数据结果 输输 入入 信信 号号输输 出出 信信 号号 BCH CHTS TR CPYS7SHA7 34 081 0 0 0400 34 08 0 1 10830 34 080 1 1 0031 34 080 1 1 0032 34 080 1 1 0034 34 080 1 10038 第 3 章 编程下载与硬件测试 13 第 3 章 编程下载与硬件测试 3 1 编程下载编程下载 利用 Xilinx ISE 的编程下载功能 将得到的 bit 文件下载到 XCV200 实验板 的 XCV200 可编程逻辑芯片中 3 2 硬件测试及结果分析硬件测试及结果分析 利用 XCV200 实验板进行硬件功能测试 一位全加器的输入数据通过 XCV200 实验板的输入开关实现 输出数据通过 XCV200 实验板的 LED 指示灯实 现 其对应关系如表 3 1 所示 表表 3 1 XCV200 实验板信号对应关系实验板信号对应关系 XCV200芯片引脚信号芯片引脚信号XCV200实验板实验板 BCH 7 K4 7 BCH 6 K4 6 BCH 5 K4 5 BCH 4 K4 4 BCH 3 K4 3 BCH 2 K4 2 BCH 1 K4 1 BCH 0 K4 0 CH 7 K3 7 CH 6 K3 6 CH 5 K3 5 CH 4 K3 4 CH 3 K3 3 CH 2 K3 2 CH 1 K3 1 CH 0 K3 0 TSK2 0 TRK2 1 CPK2 2 SHA 7 0 七段数码管D0 YS 7 0 七段数码管D1 利用表 2 2 中的输入参数作为输入数据 逐个测试输出结果 即用 XCV200 实验板的开 关 K4 K2 K3 输入数据 同时观察七段数码管 D0 七段数码管 D1 的输出 参考文献 14 参考文献 1 曹昕燕 EDA 技术实验与课程设计 M 北京 清华大学出版社 2006 2 范延滨 微型计算机系统原理 接口与 EDA 设计技术 M 北京 北京邮电大学 出版社 2006 3 王爱英 计算机组成与结构 第 4 版 M 北京 清华大学出版社 2006 4 William Stallings 张昆藏 译 计算机组织与结构 性能设计 第五版 M 北京 电子工