乐曲硬件演奏电路设计3.doc

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inclock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END c;ARCHITECTURE SYN OF c IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0); COMPONENT lpm_rom GENERIC ( lpm_width : NATURAL; lpm_widthad : NATURAL; lpm_address_control : STRING; lpm_outdata : STRING; lpm_file : STRING ); PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0); inclock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ); END COMPONENT;BEGIN q 4, LPM_WIDTHAD = 8, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = F:/sqqff1/shujuwenjian/shuj.mif ) PORT MAP ( address = address, inclock = inclock, q = sub_wire0 );END SYN;2.2.3 LPM-ROM定制定制的基本步骤如下：1) 进入MAX+PLUSII，选菜单 file-megawizard plug-in manager，选择“creat a new”，然后按“next”键，进入图3所示界面。选择LPM-ROM；最后在browse下的栏中键入路径与输出文件名：“f:sqqff1music1c.vhd”，注意后缀vhd小写。图32) 单击“next”键，将出现图4所示的界面，选择ROM数据位宽度为4，地址线宽为8，即设置此ROM能存储8位二进制数据共64个，然后进入图5所示的窗口。 图43) 通过在图5所示窗口的“browse”钮，找到ROM中的加载文件路径和文件名：“f:sqqff1shujuwenjianshuj.mif”，注意ROM元件的inclock是地址锁存时钟。 图54) 在MAX+PLUSII中打开已定制的ROM文件。将它设置为工程，并确定目标器件，进行测试，仿真波形如图6。42.2.4 波形仿真将music模块中定制好的ROM文件设置为工程，对其进行仿真。仿真选用的目标芯片是FLEX10K中的EPF10K10TC144-3。仿真结果如下图：图6 音符数据定制的ROM文件的仿真波形图此模块的功能是输出相应地址上所存储的音符数据，从图中可以看到，当address是0、1、2、3时，q的输出是3；当address是4、5、6时，q的输出是5；当address是7时，q的输出是6等等都符合模块中的音符数据文件中的地址/数据表，因此这个仿真波形图证明了所定制的ROM文件实现了模块的功能。2.3 地址发生器模块地址发生器模块设置了一个8位二进制计数器(计数最大值为138)，作为音符数据ROM的地址发生器。每来一个时钟脉冲信号(Clk)，8位二进制计数器就计数一次，ROM文件中的地址也就随着递增，音符数据ROM中的音符也就一个接一个连续的取出来了。2.3.1 地址发生器的VHDL设计这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒，四四拍的4分音符持续时间。例如，地址发生器在以下的VHDL逻辑描述中，“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒时间。那么相应随着程序4中的计数器按4Hz的时钟频率作加法计数时，即随地址递增时，将从音符数据ROM中将连续取出4个音符“3”通过toneindex3.0端口输向分频预置数模块。这样梁祝乐曲中的音符就一个接一个的通过toneindex3.0端口输向分频预置数模块。程序如下Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity notetabs is Port( clk : in std_logic;Toneindex : out std_logic_vector(3 downto 0); End;Architecture one of notetabs is Component c Port(address: in std_logic_vector(7 downto 0);Inclock : in std_logic;q : out std_logic_vector(3 downto 0); End component; Signal counter : std_logic_vector(7 downto 0); Begin Cnt8 : process(clk) Begin If counter=”11111111”then counter=”00000000”; Elsif(clkevent and clk=1)then countercounter,q=toneindex,inclock=clk);End;2.3.2 波形仿真将所编写的地址发生器模块的程序设为工程，选用FLEX10K中的EPF10K10TC144-3为目标芯片进行仿真。仿真结果如下图：图7 地址发生器模块的仿真波形图程序的功能是每来一个时钟，地址值递增1，并将这个地址上所存储的音符数据输出。从图中可以看到，当Clk来了一个时钟脉冲，输出相应地址上的音符3， 地址值递增1；接下来的三个时钟脉冲来时，输出也是音符3，地址连续递增3次；再下一个脉冲来时，输出为音符5等等都符合模块中的音符数据文件中的地址/数据表。这个仿真波形图证明了程序实现了地址发生器模块的功能。2.4 分频预置数模块分频预置数模块是乐曲简谱码对应的分频预置数查表电路。它提供了每个音符所对应的分频预置数，即给数控分频模块提供计数初值，这里以“梁祝”乐曲为例，列出了在这个乐曲中所用到的13个音符的分频预置数。2.4.1 分频预置数模块的VHDL设计在这个模块的VHDL逻辑描述中设置了“梁祝”乐曲中全部音符所对应的分频预置数，共13个，每一音符的停留时间由音乐节拍和地址发生器模块的时钟（Clk）的输入频率决定，在此为4Hz。这13个值的输出由程序3的4位输入值index3.0确定。输向程序4中index3.0的值又由地址发生器模块的输出toneindex3.0的输出值和持续时间决定。程序3如下：Library ieee;Use ieee.std_logic_1164.all;Entity tonetaba is Port( index : in std_logic_vector(3 downto 0); code : out std_logic_vector(3 downto 0); high : out std_logic;tone : out std_logic_vector(10 downto 0);End;Architecture one of tonetaba isBegin Search : process(index) Begin Case index is When “0000”=tone=”11111111111”;code=”0000”;hightone=”01100000101”;code=”0001”;hightone=”01110010000”;code=”0010”;hightone=”10000001100”;code=”0011”;hightone=”10010101101”;code=”0101”;hightone=”10100001010”;code=”0110”;hightone=”10101011100”;code=”0111”;hightone=”10110000010”;code=”0001”;hightone=”10111001000”;code=”0010”;hightone=”11000000110”;code=”0011”;hightone=”11001010110”;code=”0101”;hightone=”11010000100”;code=”0110”;hightone=”11011000000”;code=”0001”;high null; End case; End process;End;2.4.2 波形仿真将所编写的分频预置数模块的程序设为工程，仿真选用的目标芯片是MAX7000。仿真结果如下图：图8 分频预置数模块的仿真波形图模块的功能是输出各个音符所对应的分频预置数，由上面的仿真波形图可看到当index是“0000”，tone输出为2047，即休止符的分频预置数；当index是“0101”时， tone输出为1197即低音5的分频预置数；当index是“1111”时， tone输出为1728即高音1的分频预置数等等其它状态时，tone分别输出相应音符的分频预置数。这个仿真波形图证明了程序实现了模块的功能。 2.5 十六进制模块由其clk端输入一具有较高频率的信号（这里是12MHz）的信号，通过分频后由cout输出。这里是对12MHz的信号进行16分频得到750KHz的信号。750KHz的时钟脉冲信号是给数控分频模块提供时钟信号。2.5.1十六进制模块的VHDL设计用以下的VHDL逻辑描述来实现十六进制模块的功能。Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt16 is port( clk : in std_logic; cq : out std_logic_vector(3 downto 0); cout : out std_logic);end cnt16;architecture shiliu of cnt16 is begin process(clk) variable cqi : std_logic_vector(3 downto 0); begin if cqi1111 then cqi:=0000; elsif clkevent and clk=1 then cqi:=cqi+1; end if; if cqi=1111then cout=1; else cout=0; end if; cq=cqi; end process;end shiliu;2.5.2 波形仿真将程序设为工程，选用目标芯片为MAX7000对程序进行编译和仿真。仿真结果如下图：图9 十六进制仿真波形图此模块的功能是对输入的时钟脉冲信号的频率进行16分频。从仿真波形图上可以看到当cq从0计数到F（即15），cout输出一个脉冲，此时的Clk刚好来第16个脉冲，即cout的频率是Clk频率的16分之一。可见所编写的程序实现了模块的功能。2.6 数控分频模块音符的频率由数控分频模块获得，这是一个数控分频电路。它是由一个初值可变的加法计数器构成。该计数器的模为2047，当计数器记满时，计数器产生一个溢出信号FULL，此溢出信号就是用作发音的频率信号。在计数器的输入端给定不同的初值，而此预置数就是表1中的计数初值，就可得到不同音符的发音频率信号。它计满时所需要的计数初值可由下式来表示。计数初值（Tone）=2047-分频系数而分频系数又可有下式来求：分频系数=基准频率/音符的发生频率低音时Tone值小，分频系数大，溢出信号周期长，扬声器发出的声音低，Tone随音乐的乐谱变化大，自动控制分频比，实现了数控分频，发生信号的频率与音调Tone成正比。这就是利用数控分频器自动演奏音乐的原理。52.6.1 数控分频模块的VHDL设计其时钟（Clk）端输入的是在十六进制模块里对12MHz的信号进行16分频得到的750KHz，750KHz的信号根据分频预置数模块中所提供的计数初值，分别得出相应音符频率的两倍值。此时从数控分频器中出来的输出信号是脉宽极窄的脉冲式信号，为了有利于驱动扬声器，需另加一个D触发器以均衡其占空比，这时的频率就变为原来的1/2，刚好就是相应音符的频率。数控分频模块中对Clk输入信号的分频比由11位预置数tone10.0决定。Fout的输出频率将决定每一个音符的音调，这样，分频计数器的预置值tone10.0与Fout的输出频率就有了对应关系。例如在分频预置数模块中若取tone10.0=1036，将发出音符为“3”音的信号频率。程序3如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pulse is port ( clk : in std_logic; d : in std_logic_vector(10 downto 0); fout : out std_logic );end;architecture ONE of pulse is signal full : std_logic;begin p_reg: process(clk) variable cnt11,cnt111 : std_logic_vector(10 downto 0); begin if clkevent and clk = 1 then cnt111:= 2046 - d; if cnt11 = cnt111 then cnt11 := 00000000000; full = 1; else cnt11:= cnt11 + 1; full = 0; end if; end if; end process p_reg ; p_div: process(full) variable cnt2 : std_logic; begin if fullevent and full = 1 then cnt2 := not cnt2; if cnt2 = 1 then fout = 1; else fout clk4hz,toneindex=tin);U2 : tonetaba port map( index=tin,tone=to1,code=code1,high=high1);U3 : cnt16 port map(clk=clk12mhz,cq=cq1,cout=clkspeakera);U4 : pulse port map( clk=clkspeakera,d=to1,fout=yinyueout);End;将所编写的顶层文件程序设为当前工程，选用FLEX10K中的EPF10K10TC144-3为目标芯片对程序进行编译，仿真和元件例化。元件例化的图如下：图11 顶层文件的元件例化图 3 扩大音乐硬件演奏电路的通用性前面所设计的电路只能演奏“梁祝”曲子，但是在实际应用中,若能将电路实用于各种曲子的演奏，它的实用性和应用范围就会扩大许多。这里主要通过修改分频预置数模块的程序，使其实用于各种曲子的演奏。另外要使更改乐曲方便，主要通过重新设置音符数据文件，再对其进行LPM-ROM定制。3.1 完善分频预置数模块的功能 在前面的VHDL设计中，我们只能通过程序输出“梁祝”曲子中的13个音符的分频预置数（即计数初值），但是在其它的乐曲中可能会用到另外的那些音符，因此对程序进行修改完善它的功能，使其能输出另外那些音符的分频预置数。程序修改如下：Library ieee;Use ieee.std_logic_1164.all;Entity tonetaba is Port( index : in std_logic_vector(4 downto 0); code : out std_logic_vector(4 downto 0); high : out std_logic; tone : out std_logic_vector(10 downto 0);End;Architecture one of tonetaba isBegin Search : process(index) Begin Case index is When 00000=tone=11111111111;code=00000;hightone=01100000101;code=00001;hightone=01110010000;code=00010;hightone=10000001100;code=00011;hightone=10000110101;code=00100;hightone=10010101101;code=00101;hightone=10100001010;code=00110;hightone=10101011100;code=00111;hightone=10110000010;code=01000;hightone=10111001000;code=01001;hightone=11000000110;code=01010;hightone=11000101000;code=01011;hightone=11001010110;code=01100;hightone=11010000100;code=01101;hightone=11010110101;code=01110;hightone=11011000000;code=10001;hightone=11011101010;code=10010;hightone=11100000111;code=10011;hightone=11100010110;code=10100;hightone=11100101111;code=10101;hightone=11101000110;code=10110;hightone=11101011010;code=10111;high null; End case; End process;End;将其设为当前工程，并选用FLEX10K中的EPF10K10TC144-3为目标芯片对其进行编译和仿真。仿真结果见下图：图12 修改后的分频预置数模块的仿真波形图完善后模块的功能是输出所有音符所对应的分频预置数。从图中可以看到tone的输出值与表1中的分频预置数（计数初值）相符合，并且输出了所有音符的分频预置数。因此所编写的程序实现了模块的功能。3.2 更改乐曲将3.1节中的程序代替原来此模块的程序连入顶层文件后，要使所设计的音乐硬件演奏电路可随意更改曲子，只要修改音符数据文件，在那些连续的地址上存储曲子中相应的音符，再对音符数据文件进行ROM定制，最后连接到整个电路中即可实现。4 结束语本文介绍了基于FPGA的音乐硬件演奏电路的设计，实现了一个乐曲播放器，而且描述了其工作原理、设计思路及实现方法，并在MAX+PLUS上选用目标芯片仿真实现了音乐硬件演奏电路的功能。实践证明:采用FPGA设计实现音乐硬件演奏电路的可行性和可靠性，而且更改乐曲容易，可根据需要修改ROM中的音符数据文件，从而使电路实现任一曲子的播放。这种基于FPGA的音乐硬件演奏电路的设计与实现，不仅通过VHDL层次化和模块化设计方法，同时采用数控分频和定制LPM-ROM的设计思想，更好的优化了乐曲演