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一、名词术语解释（约20%）第1章 概述 第2章 EDA设计流程及其工具第3章 FPGA/CPLD结构与应用EDA Electronic Design Automation电子设计自动化； ASIC Application Specific Integrated Circuit专用集成电路； VHDL Very High Speed Integrated Circuit Hardware Description Language高速集成电路硬件描述语言； SRAM Static Random Access Memory 静态随机存储器； CPLD Complex Programmable Logic Device复杂可编程逻辑器件；HDL Hardware Description Language 硬件描述语言； SOPC System On a Programmable Chip 可编程芯片系统；PROM Programmable Read Only Memory可编程只读存储器； LUT Look Up Table 可编程的查找表； FPGA Field Programmable Gate Array 现场可编辑门阵列 IP Intellectual Property 知识产权核；CPU Central Processing Unit 中央处理器SOC System On a Chip 单片电子系统IEEE Institute of Electrical and Electronics Engineers 电机工程师协会CAD CAM CAT CAE Computer Aided Design/Manufacture/Test/Engineering计算机辅助设计/制造/测试/工程技术PCB Printed Circuit Board 印刷电路板LAB Logic Array Block 逻辑阵列块PGA Programmable Gate Array 可编程门阵列；PLD Programmable Logic Device 可编程逻辑器件PLA Programmable Logic Array 可编程逻辑阵列PAL Programmable Array Logic 可编程阵列逻辑GAL Generic Array Logic 通用阵列逻辑RTL Register Transport Level 寄存器传输级LE/LC Logic Element/Cell 逻辑元二、回答问题（约10%）（1）第5章 VHDL设计进阶 5.3 数据对象（信号与变量的异同点） 信号SIGNAL 变量VARIABLE基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储单元 适用范围 在整个结构体内的任何地方都能适用 只能在所定义的进程中使用 行为特性 在进程的最后才对信号赋值 立即赋值异：（1）使用和定义范围：前者是实体，结构体和程序包；后者仅限于定义了变量的进程或子程序的顺序语句。（2）前者克列入敏感表，而后者不能。（3）前者可以容纳当前值还可以保持历史值，后者为临时的数据存储单元。（4）前者属于并行信号赋值，后者属于顺序信号赋值。同：两者都是描述硬件系统的基本数据对象。（2）第7章 有限状态机的设计7.1 一般有限状态机的设计状态机的必要性及组成，各个部分的作用课本；(1)高效的顺序控制模型(2)容易利用现成的EDA优化工具(3)性能稳定(4)设计实现效率高(5)高速性能(6)高可靠性能课件：（1）有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。（2）状态机的结构模式相对简单（3）状态机容易构成性能良好的同步时序逻辑模块，有效消除竞争冒险。（4）状态机的VHDL表述丰富多样（5）在高速运算和控制方面，状态机更有其巨大的优势。（6）就可靠性而言，状态机的优势也是十分明显的组成部分：（1）说明部分：使用TYPE语句定义性的数据类型（2）主控时序进程 ：负责状态机运转和在时钟驱动下负责状态装换的过程。（3）主控组合进程：主控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号），或（和）当前状态的状态值确定下一状态（next_state）的取向，即next_state的取值内容，以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容。（4）辅助进程：配合状态机工作的祝贺进程或时序进程。三、程序改错（约20%）（1）程序简单改错（2）例5-11：四选一多路选择器的实现 【例5-11】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISBEGINprocess(i0,i1,i2,i3,a,b)variable muxval : integer range 7 downto 0;begin muxval := 0;if (a = 1) then muxval := muxval + 1; end if;if (b = 1) then muxval := muxval + 2; end if;case muxval is when 0 = q q q q null;end case;end process; END body_mux4;四、程序填空（约20%）（1）第5章 VHDL设计进阶5.2 不同工作方式的时序电路设计（十进制计数器的设计）5.2.2 带有复位和时钟使能的10进制计数器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数 IF CQI 0);-大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -将计数值向端口输出 END PROCESS;END behav;（2）第7章 有限状态机设计 7.2 MOORE型有限状态机的设计 ：例7-2 ADC0809控制程序 五、程序设计（约30%）（1）第4章 VHDL设计初步4.2 寄存器描述及其VHDL语言现象寄存器描述及其VHDL语言现象例4-7LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 ;上升沿 THEN Q1 = D ; END IF; Q = Q1 ; -将内部的暂存数据向端口输出 END PROCESS ;CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) 确保CLK的变化是一次上升沿的跳变CLK=1 AND CLKLAST_VALUE=0rising_edge(CLK) CLK的数据类型必须是STD_LOGICPROCESS BEGIN wait until CLK = 1 ; -利用wait语句 Q = D ; END PROCESS;PROCESS (CLK) BEGIN IF CLK = 1 THEN