四选一多路选择器设计实验.doc

EDA试验实验二 四选一多路选择器设计实验一、实验目的进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。二、实验内容实验内容一：根据以下流程，利用QuartusII完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。创建工程。新建文件夹。输入正确的源程序，保存，编译。波形仿真，分配引脚，编译。下载到试验箱，进行功能验证。（原理图及仿真的波形界面在备注）实验内容二：在试验系统上硬件测试，验证此设计的功能，对于引脚锁定以及硬件下载测试。输出信号接蜂鸣器。最后进行编译、下载和硬件测试实验。实验内容三：对VHDL不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。三、程序设计其示意框图如下：其中输入数据端口为a、b、c、d，s1、s2为控制信号，Y为输出。 令s1s2=“00”时，输出Y=a； 令s1s2=“01”时，输出Yb； 令s1s2=“10”时，输出Y=c；令s1s2=“11 时，输出Y=d； 4 选 1 数 据 选 择 器 a 输入 b Y 数据 c d S1 s2真值表如下：输入输出X s1 s2 Y a 0 0 ab 0 1 bc 1 0 c d 1 1 d 第一种方案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT (a,b,c,d,s0,s1:IN STD_LOGIC; -输入信号 y:OUT STD_LOGIC); -输出信号END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN S y y y yNULL; -其它情况为空值END CASE; -CASE语句结束END PROCESS; -PROCESS进程语句结束END ARCHITECTURE one;第二种方案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY MUX41 ISPORT(S1:IN BIT;S0:IN BIT;a:IN BIT;b:IN BIT;c:IN BIT;d:IN BIT;Y:OUT BIT);END MUX41;ARCHITECTURE LOGIC OF MUX41 ISBEGINY=(a AND (NOT S1)AND(NOT S0) OR (b AND (NOT S1)AND S0) OR (c AND S1 AND(NOT S0) OR (d AND S1 ANDS0);END LOGIC;程序分析：四选一多路选择器设计时，定义输入S为标准以内漏记为STD_LOGIC,输出的信号y的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY语句和USE语句，来打开IEEE库的程序包STD_LOGIC_1164.ALL。当输入信号时，程序按照输入的指令来选择输出，例如输入信号为“00”时，将a的值给y，进而输出y的值，输入信号为“11”是，将a的值给y，进而输出y的值。若输入信号是已经定义的四个信号之外的值时（即当IF条件语句不满足时），输出值为x，并将x的值给输出信号z。这样即可实现四选一数据选择的功能。四、仿真波形S0=0S1=1则输出信号为b的输入波形S0=0S1=0则输出信号为a的输入波形S0=1S1=1则输出信号为d的输入波形S0=1S1=0则输出信号为c的输入波形分析： 从上图时序仿