数字频222率计.doc

EDA课程设计（数字频率计）数字频率计一、测频原理 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比比测量其他信号的频率。通常情况下计算每秒钟内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于和小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间长时每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度会受到影响。二、频率计的组成结构分析频率计的结构包括一个测频控制信号发生器、一个计数器和一个锁存器。 1. 测频控制信号发生器频率计设计的关键是测频控制信号发生器，用以产生测量频率的控制时序。控制时钟信号clk取为1Hz，二分频后产生0.5 Hz信号，命名为test_en，此信号即为计数闸门信号，他是周期为2秒的时钟，其中高电平1秒，低电平1秒。当test_en为高电平时，允许计数；当test_en由高电平变为低电平，即产生一个下降沿时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次test_en上升沿到来之前产生清零信号clear，将计数器清零，为下次计数作准备。2.计数器计数器以待测信号作为时钟，清零信号clear到来时，异步清零；test_en为高电平时开始计数。计数以十进制数显示，本设计是一个简单的10kHz以内信号的频率计，如果需要测试较高频率的信号，则将dout的输出位数增加，当然锁存器的位数也要相应增加。计数器可以直接定义成一个整形信号，这样使计数器计数（即加1）就十分方便变，只要使用语句“计数器，=计数器+1；”就可以。3.锁存器当test_en下降沿到来时，将计数器的计数值锁存，这样可由外部的7段译码器译码并在数码管上显示。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数跟计数器完全一样。数字频率计外部接口如图1所示。Fsin dout15.0clk 图1 数字频率计外部接口三、数字频率计综合设计频率计的VHDL语言描述如下所示。-频率计源文件LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY freq IS PORT(fsin:IN STD_LOGIC; -待测信号 f10MHz:IN STD_LOGIC; -锁存后的数据，显示在数码管上 dout:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END freq; ARCHITECTURE one of freq IS SIGNAL test_en:STD_LOGIC; -测试使能 SIGNAL clear:STD_LOGIC; -计数清零 SIGNAL data:STD_LOGIC_VECTOR(15 DOWNTO 0);-计数值5 SIGNAL clk:STD_LOGIC; SIGNAL cnt:INTEGER RANGE 0 TO 5000000; BEGIN REOCESS(f10MHz) BEGIN IF f10MHzEVENT AND f10MHz=1THEN IF cnt=4999999 THEN cnt=0;clk=NOT clk; ELSE cnt=cnt+1; END IF; END IF; END PROCESS; PROCESS(clk) BEGIN IF clkEVENT AND clk=1THE test_en=not test_en; END IF; END PROCESS; -信号test_en的上升沿到来之前清零 clear=not clk AND not test_en; PROCESS(fsin,clear) BEGIN IF clear=1THEN data=0000000000000000; ELSIF fsinevent AND fsin=1THEN IF data(15 DOWNTO 0)=1001100110011001THEN data=0000000000000000; ELSIF data(11 DOWNTO 0)=100110011001THEN data=data+011001100111; ELSIF data(7 DOWNTO 0)=10011001THEN data=data+01100111; ELSIF data(3 DOWNTO 0)=1001 THEN data=data+0111; ELSIF data=data+1; END IF; END IF; END PROCESS; PROCESS(tst_en,data) BEGIN IF test_enevent AND test_en=0THEN dout=data; END IF; END IF; END PROCESS;END one;四、频率计的仿真结果 频率计的仿真波形如图2所示。本次进行仿真设置时，将被测信号fsin的周期设为810s，即被测频率为1235Hz。观察图2，可以看到用于输出测量结果的数据端dout的测量值为1235，表明该频率计能够实现预期的频率测量功能。五、频率计的硬件验证 将频率计VHDL的程序通过在系统编程下载入电路板进行验证，按照以下步骤进行：（1） 确定管脚对应关系。输入信号fsin与扩展口J3的1脚对应；输出信号dout（015）分别与四个8段数码管的十进制输入端com1com16一一对应。（2） 由Quartus进行管脚分配。F10MHz在MAX芯片上对应的管脚为12；扩展口J3的1脚在MAX芯片上对应的管脚号为36；com1com16在MAX芯片上对应的管脚号依次为1009、92、91、67、66、61、5854；（3） 电平定义。以D1D8的亮代表输出信号对应位的电平为“1”， D1D8的灭代表输出信号对应位的电平为“0”。（4） 观察验证。通过在输入管脚接入频率一定的信号进行频率测试，通过数码显示管的显示可以发现频率测试基本准确。实验三 计数器设计一、 实验目的学习含异步清零、同步时钟使能功能的计数器设计。二、 实验内容说明程序中各语句的含义，以及该例的整体功能。在Quartus上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序波形。硬件设置：选实验电路模式5，用数码管1显示计数器输出(PIO1916, 引脚号为42、41、40、39)，使能端为键1（PIO0, 引脚号为1），清零端为键2（PIO1, 引脚号为2），进位端为发光二极管1（PIO8, 引脚号为11），时钟端（clock0, 引脚号为93）。最后进行编译、下载和硬件测试实验。三、 实验报告根据实验内容，写出实验报告，包括编译仿真波形、分析结果以及硬件测试实验结果。四、 实验步骤输入编写的源程序，编译通过后，进行仿真分析。仿真完成后进行管脚定义并编译通过，实验箱时钟clock5加短路帽，clock0接4HZ。烧写程序，实现硬件测试。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10a IS -主程序PORT(CLK,RST,ENA:IN STD_LOGIC; -时钟信号端、清零端、使能端 COUNT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -四位输出 OUTY:OUT STD_LOGIC); -进位端END cnt10a;ARCHITECTURE beha OF cnt10a IS SIGNAL c1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,RST,ENA) BEGIN IF(RST=1)THEN c1=0000; -复位端有效时，立刻输出清零 ELSIF(CLKEVENT AND CLK=1)THENIF ENA=1THEN c1=1001)THEN c1=0000; -十进制计数器，计满循环END IF;EN