CMOS多用途多级运算跨导放大器的设计第3组.doc

重庆大学本科学生专业综合课程设计论文CMOS多用途多级运算跨导放大器的设计学 生： 杨丽君 指导教师： 潘银松 余华 院 系： 光电工程学院 专业班级： 电子2班 重 庆 大 学2011 年 9 月 摘要本次课程设计要求设计一个CMOS三级运算跨导放大器，所谓运算跨导放大器就是将电压转换成电流的放大器。三级设计可以根据不同的使用要求，通过开关的开和闭，选择单级、两级和三级组成放大器，已获得不同的增益和带宽。为保证放大器的稳定性，选做单击放大时，需要进行米勒补偿，做两级放大时，要进行级间补偿。根据已知参数和电路图，通过ORCAD仿真求出电路中各MOS管的宽长比，再根据得到的宽长比使用Tanner画出版图，最后用T-Spice软件仿真。关键词：运算跨导放大器 NMOS/PMOS ORCAD 宽长比 Tanner L-Edit 版图绘制T-Spice软件仿真 功耗I目录摘要I一 引言1二 运算放大器介绍22.1运算放大器的工作原理22.2运算放大器的主要参数32.3运算放大器的类型5三 CMOS三级运算跨导放大器的设计63.1电子电路CAD介绍73.2第一级电路的设计73.3中间级电路的设计83.4第三级电路的设计9四 元器件的绘制和版图设计104.1工艺设置104.2晶体管的设计与绘制114.2.1 PMOS晶体管的设计114.2.2 NMOS晶体管的设计114.2.3晶体管的合并画法124.2.4特殊晶体管的优化处理124.3电容的绘制134.4压焊点的绘制144.5保护环的绘制154.6匹配规则15五 版图布局与布线155.1版图布局155.2布局微调155.3布线165.4生成版图雏形165.5检查及T-Spice文件提取165.6本次设计版图16六 T-Spice仿真及结论176.1 T-Spice文件的检查与修正176.2 T-Spice仿真的参数设置176.3本次设计仿真波形176.3.1开环增益和单位增益带宽176.3.2相位裕度186.3.3功耗18七 结论19参考文献20附录21杨丽君: CMOS多用途多级运算跨导放大器的设计一 引言随着微电子技术的发展，混合信号集成电路得到了广泛应用。集成电路已发展到系统级芯片(SOC)阶段。特别是随着CMOS工艺的进步，CMOS电路所具有的低成本、低功耗以及高速度等特点，使集成电路的应用、理论和技术发生了深刻的变化。另外随着CMOS模拟电路设计的不断进步，CMOS技术不仅是实现SOC的最好选择，而且是实现模拟集成电路的有效方法。近年来，基于CMOS技术的低压、低功耗便携式产品在人们日常生活中的应用越来越广泛。在低电源电压条件下，需要增大运放输入输出信号的动态范围，实现轨对轨输出，即供电电源电压和地(或另一电源电压)之间的输入共模范围和输出摆幅。对于轨对轨运放，输入级中跨导会发生变化，这将会引起信号的失真、环路增益的变化等。所以，必须使输入级跨导在整个共模输入范围内保持恒定。运算放大器可以置于传感器、信号源与模数转换器之间，将两者连接在一起，负责处理来自接收器信号路径的信号；也可置于数模转换器与模拟输出之间，将两者连接在一起，负责驱动发送器信号路径的信号无论是接收还是发送信号，运算放大器主要负责处理模拟信号，以便将模拟信号的重要信息传送至下一环节作进一步处理。换言之，置于输入路径的运算放大器负责为模数转换器提供经过处理的输入信号，而置于输出路径的运算放大器则负责为发送器提供经过数模转换器处理的输出信号。这个处理过程并不简单，因为系统采用的传感器、模数转换器、数模转换器及发送器都各不相同，为它们提供信号的信号源必须在电子特性方面能够满足它们的特殊要求，才可以充分发挥其性能。二 运算放大器介绍运算放大器（简称“运放”）是具有很高放大倍数的电路单元。在实际电路中，通常结合反馈网络共同组成某种功能模块。由于早期应用于模拟计算机中，用以实现数学运算，故得名“运算放大器”。运放是一个从功能的角度命名的电路单元，可以由分立的器件实现，也可以实现在半导体芯片当中。随着半导体技术的发展，大部分的运放是以单芯片的形式存在。运放的种类繁多，广泛应用于电子行业当中。图2.1为最常见的运放。2.1运算放大器的工作原理运放如图2.1有两个输入端a（反相输入端），b(同相输入端)和一个输出端o。也分别被称为倒向输入端非倒向输入端和输出端。当电压U-加在a端和公共端(公共端是电压为零的点，它相当于电路中的参考结点。)之间，且其实际方向从a 端图2.1高于公共端时，输出电压U实际方向则自公共端指向o端，即两者的方向正好相反。当输入电压U+加在b端和公共端之间，U与U+两者的实际方向相对公共端恰好相同。为了区别起见，a端和b 端分别用-和+号标出，但不要将它们误认为电压参考方向的正负极性。电压的正负极性应另外标出或用箭头表示。反转放大器和非反转放大器如下图：图2.2反转放大器图2.3非反转放大器一般可将运放简单地视为：具有一个信号输出端口（Out）和同相、反相两个高阻抗输入端的高增益直接耦合电压放大单元，因此可采用运放制作同相、反相及差分放大器。 运放的供电方式分双电源供电与单电源供电两种。对于双电源供电运放，其输出可在零电压两侧变化，在差动输入电压为零时输出也可置零。采用单电源供电的运放，输出在电源与地之间的某一范围变化。 运放的输入电位通常要求高于负电源某一数值，而低于正电源某一数值。经过特殊设计的运放可以允许输入电位在从负电源到正电源的整个区间变化，甚至稍微高于正电源或稍微低于负电源也被允许。这种运放称为轨到轨（rail-to-rail）输入运算放大器。 运算放大器的输出信号与两个输入端的信号电压差成正比，在音频段有：输出电压=A0（E1-E2），其中，A0 是运放的低频开环增益（如 100dB，即 100000 倍），E1 是同相端的输入信号电压，E2 是反相端的输入信号电压。2.2运算放大器的主要参数（1）共模输入电阻(RINCM)该参数表示运算放大器工作在线性区时，输入共模电压范围与该范围内偏置电流的变化量之比。 （2）直流共模抑制(CMRDC)该参数用于衡量运算放大器对作用在两个输入端的相同直流信号的抑制能力。（3）交流共模抑制(CMRAC)CMRAC用于衡量运算放大器对作用在两个输入端的相同交流信号的抑制能力，是差模开环增益除以共模开环增益的函数。 （4）增益带宽积(GBW)增益带宽积是一个常量，定义在开环增益随频率变化的特性曲线中以-20dB/十倍频程滚降的区域。 （5）输入偏置电流(IB)该参数指运算放大器工作在线性区时流入输入端的平均电流。 (6)输入偏置电流温漂(TCIB)该参数代表输入偏置电流在温度变化时产生的变化量。TCIB通常以pA/C为单位表示。(7)输入失调电流(IOS)该参数是指流入两个输入端的电流之差。 (8)输入失调电流温漂(TCIOS)该参数代表输入失调电流在温度变化时产生的变化量。TCIOS通常以pA/C为单位表示。 (9)差模输入电阻(RIN)该参数表示输入电压的变化量与相应的输入电流变化量之比，电压的变化导致电流的变化。在一个输入端测量时，另一输入端接固定的共模电压。 (10)输出阻抗(ZO)该参数是指运算放大器工作在线性区时，输出端的内部等效小信号阻抗。 (11)输出电压摆幅(VO)该参数是指输出信号不发生箝位的条件下能够达到的最大电压摆幅的峰峰值，VO一般定义在特定的负载电阻和电源电压下。 (12)功耗(Pd)表示器件在给定电源电压下所消耗的静态功率，Pd通常定义在空载情况下。 (13)电源抑制比(PSRR)该参数用来衡量在电源电压变化时运算放大器保持其输出不变的能力，PSRR通常用电源电压变化时所导致的输入失调电压的变化量表示。 (14)转换速率/压摆率(SR)该参数是指输出电压的变化量与发生这个变化所需时间之比的最大值。SR通常以V/µs为单位表示，有时也分别表示成正向变化和负向变化。 (15)电源电流(ICC、IDD)该参数是在指定电源电压下器件消耗的静态电流，这些参数通常定义在空载情况下。 (16)单位增益带宽(BW)该参数指开环增益大于1时运算放大器的最大工作频率。 (17)输入失调电压(VOS)该参数表示使输出电压为零时需要在输入端作用的电压差。 (18)输入失调电压温漂(TCVOS)该参数指温度变化引起的输入失调电压的变化，通常以µV/C为单位表示。 (19)输入电容(CIN)CIN表示运算放大器工作在线性区时任何一个输入端的等效电容(另一输入端接地)。 (20)输入电压范围(VIN)该参数指运算放大器正常工作(可获得预期结果)时，所允许的输入电压的范围，VIN通常定义在指定的电源电压下。 (21)输入电压噪声密度(eN)对于运算放大器，输入电压噪声可以看作是连接到任意一个输入端的串联噪声电压源，eN通常以 nV / 根号Hz 为单位表示，定义在指定频率。 (22)输入电流噪声密度(iN)对于运算放大器，输入电流噪声可以看作是两个噪声电流源，连接到每个输入端和公共端，通常以 pA / 根号Hz 为单位表示，定义在指定频率。 理想运算放大器参数：差模放大倍数、差模输入电阻、共模抑制比、上限频率均无穷大；输入失调电压及其温漂、输入失调电流及其温漂，以及噪声均为零。2.3运算放大器的类型按照集成运算放大器的参数来分,集成运算放大器可分为如下几类。 （1）通用型运算放大器通用型运算放大器就是以通用为目的而设计的。这类器件的主要特点是价格低廉、产品量大面广,其性能指标能适合于一般性使用。例A741（单运放）、LM358（双运放）、LM324（四运放）及以场效应管为输入级的LF356都属于此种。它们是目前应用最为广泛的集成运算放大器。 （2）高阻型运算放大器这类集成运算放大器的特点是差模输入阻抗非常高,输入偏置电流非常小,一般rid1G1T,IB为几皮安到几十皮安。实现这些指标的主要措施是利用场效应管高输入阻抗的特点,用场效应管组成运算放大器的差分输入级。用FET作输入级,不仅输入阻抗高,输入偏置电流低,而且具有高速、宽带和低噪声等优点,但输入失调电压较大。常见的集成器件有LF355、LF347（四运放）及更高输入阻抗的CA3130、CA3140等。 （3）低温漂型运算放大器在精密仪器、弱信号检测等自动控制仪表中,总是希望运算放大器的失调电压要小且不随温度的变化而变化。低温漂型运算放大器就是为此而设计的。目前常用的高精度、低温漂运算放大器有OP07、OP27、AD508及由MOSFET组成的斩波稳零型低漂移器件ICL7650等。 （4）高速型运算放大器在快速A/D和D/A转换器、视频放大器中,要求集成运算放大器的转换速率SR一定要高,单位增益带宽BWG一定要足够大,像通用型集成运放是不能适合于高速应用的场合的。高速型运算放大器主要特点是具有高的转换速率和宽的频率响应。常见的运放有LM318、A715等,其SR=5070V/us,BWG20MHz。 （5）低功耗型运算放大器由于电子电路集成化的最大优点是能使复杂电路小型轻便,所以随着便携式仪器应用范围的扩大,必须使用低电源电压供电、低功率消耗的运算放大器相适用。常用的运算放大器有TL-022C、TL-060C等,其工作电压为2V18V,消耗电流为50250A。目前有的产品功耗已达W级,例如ICL7600的供电电源为1.5V,功耗为10mW,可采用单节电池供电。 （6）高压大功率型运算放大器运算放大器的输出电压主要受供电电源的限制。在普通的运算放大器中,输出电压的最大值一般仅几十伏,输出电流仅几十毫安。若要提高输出电压或增大输出电流,集成运放外部必须要加辅助电路。高压大电流集成运算放大器外部不需附加任何电路,即可输出高电压和大电流。例如D41集成运放的电源电压可达150V,A791集成运放的输出电流可达1A。 （7）可编程控制运算放大器在仪器仪表得使用过程中都会涉及到量程得问题.为了得到固定电压得输出,就必须改变运算放大器得放大倍数.例如:有一运算放大器得放大倍数为10倍,输入信号为1mv时,输出电压为10mv,当输入电压为0.1mv时,输出就只有1mv,为了得到10mv就必须改变放大倍数为100。程控运放就是为了解决这一问题而产生的。例如PGA103A,通过控制1,2脚的电平来改变放大的倍数。三 CMOS三级运算跨导放大器的设计运放总体框图如3.1所示。该放大器可根据不同的使用要求，通过开关的开和闭，选择单级、两级和三级组成放大器，以获得不同的增益和带宽。为保证放大器的稳定性，选做单级放大时，需进行米勒补偿，作为两级放大时（第二级和第三级联用）需进行级间补偿。图3.13.1电子电路CAD介绍ORCAD Capture (以下以Capture代称)是一款基于Windows 操作环境下的电路设计工具。利用Capture软件，能够实现绘制电路原理图以及为制作PCB和可编程的逻辑设计提供连续性的仿真信息。Orcad有以下几个优点：1、图形化、平面化和层次化设计能力提高了原理图设计效率； 2、与强大的元件信息系统（CIS）高度集成，促进优选器件和已有器件库的重用，可以加快原理图设计进程，降低项目成本； 3、便于查找元件，并与MRP、ERP、PDM数据库实现高度集成； 4、为用户提供超过200万的免费元件库，便于灵活选择设计元件； 5、集中管理物料编号和器件信息； 6、可进行数据流程、封装以及互联的在线设计规则检查； 7、用户可以对元件、连线、网络、引脚和标题框进行灵活的编辑和定义； 8、可以导入和导出所有常用的设计文件格式； 9、宏记录器可用于复杂的原理图编辑和定制过程的录制。3.2第一级电路的设计本级电路由5个PMOS和4个NMOS管组成的全差分对称电路。选择单击放大器时，放大器就第一级工作，为保证稳定性，需进行米勒补偿。此处用0.1pf的电容作米勒补偿。如图3.2，其中右侧是偏置电路。通过orcad确定其宽长比。图3.2 第一级电路orcad仿真结果如图3.3所示，带宽1.557MHZ，增益56db，向位裕度90。图3.33.3中间级电路的设计中间级电路包括第二级全差分折叠式共源共栅电路和折叠式共源共栅偏置电路。如图3.4，该级电路和第一级电路级联就可以组成两级放大器，此时，同样加0.1pf的电容作米勒补偿以保证电路的稳定性。图3.4 中间级电路图3.5为选作两级放大的Orcad仿真结果，从图中可以得出增益为73dB，带宽1.73MHZ，向位裕度170，满足设计要求。图3.53.4第三级电路的设计第三级电路仅由5个mos管组成，是放大器选择三级放大时的输入级，如图3.6所示，通过ORCAD仿真确定每个管子的宽长比。图3.5 第三级全差分电路放大器作三级放大的Orcad仿真结果如图3.6，增益为96.8dB，带宽2.2MHZ,相位裕度100，均满足设计要求。图3.6由图3.7可知电路总功耗为100.9uW，基本满足设计要求。图3.7四 元器件的绘制和版图设计4.1工艺设置此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA（设置替换路径为：D: Tanner EDATanner Tools v13.1L-Edit and LVSTechMosismorbn12）。替换设置后，将设置-设计-technology下的technology to micro map 改为：1 Lambda = 1 microns。T-spice后仿真时所用工艺为1.25u工艺。4.2晶体管的设计与绘制按照CMOS轨对轨运算放大器电路图给定宽长参数进行设计。新建不同的Cell，分别按要求绘制各个器件。4.2.1 PMOS晶体管的设计1.绘制Poly：使其满足要求的工艺参数W,L。2.绘制Active：使其W和L覆盖Poly满足工艺要求。3.绘制P Select：使其刚刚符合DRC最小要求，从而使器件做到最小，以节省空间。4.绘制N Well：使其刚刚符合DRC最小要求，从而使器件做到最小，节省空间。5.绘制Metal1和Active contact:符合DRC要求。6.进行DRC检查，使晶体管满足DRC要求。PMOS晶体管视图如图4.1图 NMOS晶体管的设计1.绘制Poly：使其满足要求的工艺参数W,L。2.绘制Active：使其W和L刚刚覆盖Poly并满足工艺要求。3.绘制N Select：使其刚刚符合DRC最小要求，从而使器件做到最小，来节省空间。4.绘制Metal1和Active contact:符合DRC要求。5.进行DRC检查，使晶体管满足DRC要求。注：由于tanner的基板为P掺杂，故不用绘制P Well。NMOS晶体管视图如图4.2图晶体管的合并画法为了节约空间或使寄生结电容最小，通常把共用源或漏连接的晶体管合并。如图4.3所示图特殊晶体管的优化处理在模拟集成电路设计中，为满足性能的要求，会出现大尺寸晶体管，如：沟道很宽或很窄的晶体管，沟道很长的晶体管。为节省版图面积，必须对这些晶体管的版图进行优化处理。1.宽度很宽的晶体管的处理方法：将晶体管分成像“手指状”的多个并联晶体管（如图4.4）。图4.42.长度很长的晶体管的处理方法：使用折叠形式的多晶硅沟槽。计算长度的方法为：L = 2X+Y。除非具有相同的形状，否则折叠晶体管讲不能精确地匹配，但实际上大部分设计都不要求沟道器件精确匹配。宽度很窄的晶体管的处理方法：画成骨头型。图4.5就是宽度很窄而长度很长的晶体管的画法。图4.54.3电容的绘制电容中要用到Poly、Poly2、Metal1、Poly Contact、Poly2 Contact、Poly-Poly2 Capacitor ID等图层，电容的有效面积是Poly、Poly2的正对面积，也就是Poly2的面积。此次设计需要用5pF的电容，其参数为：Poly（112*112）、Poly2（104.14*104.14）、Capacitor ID （104.14*104.14）、Metal1、Poly Contact、Poly2 Contact。0.1PF的电容参数：Poly（22*22）、Poly2（14.73*14.73）、Capacitor ID （14.73*14.73）绘制电容如图4.6图4.6 电容4.4压焊点的绘制压焊点是管芯与封装管壳（或外部世界）之间的连接界面。金属丝的一端焊到压点上，另一端接到引线框。封装好的集成电路的引脚是引线框的一部分。此次设计所需Pad，其参数为：Metal1：102102；Metal2；100100；Overglass：8888；Via：9090；Pad Comment：100100。如图4.7图4.74.5保护环的绘制每一层晶体管要加保护环，保护环是为了减少栓锁效应。版图中保护环被分成两种基本的类型：硬环和软环。硬环指的是一个完全接触的有源环，在这个环上有连续的Metal1。而软环只有一个连续的有源环，但是金属层可能被打断以使信号通过保护环。P管用N型保护环，N管用P型保护环。保护环由Select、Active、Active Contact、Metal层组成。N型保护环的Select层用N Select，P型保护环的Select层用P Select。如图4.8图4.84.6匹配规则实现匹配有三个要点需要考虑：需要匹配的器件彼此靠近、注意周围器件、保持匹配器件方向一致。其方法有交叉法、虚拟器件法、共中心法。此次版图设计中，重要晶体管(如差分输入对、电流镜)应增加虚拟管，高度匹配时在管子的四周都加虚拟器件。同时晶体管的放置要保证晶体管内部电流方向一致。五 版图布局与布线5.1版图布局本版图分两层布局，PMOS一层，NMOS一层。其版图面积1mm1mm。注意：P管与N管分层放置，P管放入N阱中。N阱中应尽量多的设置阱连接区，N管层应尽量多的设置衬底接触点。每一层晶体管要加保护环，保护环是为了减少栓锁效应。5.2布局微调1.对照电路图的连接方式，将器件进行微调，大致使其位于每层中央，并具有较好的布线路径来进行布线。布局影响电路的整体大小及电气特性。2.使用Metal1暂时替代各层保护环，画出保护环，然后布线。5.3布线1.尽量使用金属连线，除非迫不得已，尽量减少多晶硅连线。连线通过保护环必须使用Metal2。2.合理进行电路连线，尽量优化连线方式，减小布线空间。不必完全依照电路图。3.多次使用DRC进行规则检查，及时处理出现的问题。5.4生成版图雏形1.完成布线，DRC规则检查，确保无误。2.使用正确的保护环替代Metal1。3.引入Pad（INN、INP、OUTP、OUTN、VDD、GND）。4.整体布局微调，使其最优最小。5.DRC规则检查，确保无误。5.5检查及T-Spice文件提取1.连线检查。2.W、L检查。3.版图满足连接及设计规范，并从版图中提取T-Spice文件。（见附录）5.6本次设计版图版图面积为700um*800um 如图5.1图5.1 CMOS多用途多级运算跨导放大器的电路版图六 T-Spice仿真及结论根据从版图中提取的参数，用T-Spice 软件进行仿真，并与设计参数进行比较。如不满足设计指标，则修改版图，再提取参数，作仿真比较，直到满足需要为止。电源5V，最大负载电容5Pf,米勒补偿电容为0.1pF。6.1 T-Spice文件的检查与修正由于T-Spice文件中存在一些不可预知的错误，需要我们检查并手动修改。例如，此次版图设计中，T-Spice文件的“GND”全部为“GND_”，则需自行修正。6.2 T-Spice仿真的参数设置1.引入给定电路所需要的模型文件ml2_125_2.md。2.设置信号源、输入输出、分析、负载等参数DB(V(outp)-V(outn)/(V(inp)-V(inn),P(V(outp)-V(outn).include D:modelsml2_125_2.mdvvdd VDD GND 5.0v1 INP GND dc 1.8 AC 1.0 0.0v2 INN GND dc 1.8cl1 OUTP GND C=5PFcl2 OUTN GND C=5PF.ac dec 10 1 10Meg.print ac vdb(OUTP) vp(OUTP) .ENDS6.3本次设计仿真波形6.3.1三级增益和单位增益带宽由图6.1可知，三级增益97dB，截止频率为1.7M。 图6.1增益波形 6.3.2相位裕度由图6.2可以看出相位裕度为142.67左右图6.2 相位波形6.3.3功耗（电源：5V）由图6.3可知，功耗为98uW0.1mW。图6.3 功耗七 结论由仿真结果可以看出看开环增益、单位增益带宽、相位裕度、功耗，在共模输入范围1.8V-3.2V内均符合设计要求。通过本次课程设计，在具体应用中，对集成电路及版图知识的理解更加深刻。通过对Orcad的使用，对mos管的宽度和长度的确定有更深刻的理解，MOS管得宽度和长度不但影响电路的放大倍数，还影响电路功耗。在多个条件综合考虑时，电路的调节更加困难。在画版图过程中，遇到很多新问题，但通过反复检查电路，改正错误，最终使电路达到设计要求。参考文献1 毕查得拉扎维. 模拟CMOS 集成电路设计M. 陈贵灿，陈军，张瑞智，等译. 西安：西安.交通大学出版社. 2003.2 艾伦等著. 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IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems.2001 , 20(1): 1 21.附录* SPICE netlist generated by HiperVerifys NetList Extractor* Extract Date/Time:Sat Oct 08 10:05:47 2011* L-Edit Version:L-Edit Win32 13.14.20081218.09:22:17* Rule Set Name:* TDB File Name:C:UsersmuyiDesktopBANTU.tdb* Command File:C:UsersmuyiDesktopmorbn12.ext* Cell Name:Cell0* Write Flat:NO*.model NMOS.model PMOS*.SUBCKT Cell0C1 GND_ GND_ c=1.332e-013 $ (30.54 -83.1 90.54 -23.1)C2 V- GND_ c=1.332e-013 $ (30.84 335.34 90.84 395.34)C3 outP GND_ c=1.332e-013 $ (144.84 -83.34 204.84 -23.34)C4 V+ GND_ c=1.332e-013 $ (159.12 335.22 219.12 395.22)C5 outN GND_ c=1.332e-013 $ (270.66 -83.34 330.66 -23.34)C6 VCC GND_ c=1.332e-013 $ (296.46 335.46 356.46 395.46)C7 1 2 c=3.60088e-014 $ (266.52 95.52 275.358 104.358)C8 3 4 c=3.60088e-014 $ (267.72 128.22 276.558 137.058)C9 GND_ outP c=1.79986e-012 $ (288.72 210.9 351.204 273.384)C10 GND_ outN c=1.79986e-012 $ (295.68 44.76 358.164 107.244)M1 5 6 GND_ GND_ NMOS l=2.97e-005 w=6e-006 ad=1.98e-011 as=1.98e-011 pd=1.86e-005 ps=1.86e-005 $ (29.1 32.25 43.5 47.25)M2 7 6 GND_ GND_ NMOS l=2.97e-005 w=6e-006 ad=1.98e-011 as=1.98e-011 pd=1.86e-005 ps=1.86e-005 $ (52.08 32.4 66.48 47.4)M3 VCC VCC 8 GND_ NMOS l=1.8e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (65.1 75.78 72.3 82.98)M4 MN203 MN203 GND_ GND_ NMOS l=1.8e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (93.3 35.25 100.5 42.45)M5 9 9 MN203 GND_ NMOS l=1.812e-005 w=1.8e-006 ad=1.0944e-011 as=1.116e-011 pd=1.416e-005 ps=1.44e-005 $ (94.38 60.12 101.7 67.32)M6 10 MN203 GND_ GND_ NMOS l=1.32e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (108.6 35.1 113.1 42.3)M7 11 MN203 GND_ GND_ NMOS l=1.8e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (120.9 34.8 128.1 42)M8 GND_ 12 12 GND_ NMOS l=6.6e-006 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (130.74 59.7 137.34 61.5)M9 13 13 6 GND_ NMOS l=1.8e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (149.1 57.9 156.3 65.1)M10 14 14 GND_ GND_ NMOS l=2.28e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (154.5 32.7 164.1 39.9)M11 13 15 15 GND_ NMOS l=1.2e-006 w=6e-006 ad=2.16e-011 as=2.16e-011 pd=1.92e-005 ps=1.92e-005 $ (156 74.1 157.2 80.1)M12 14 6 6 GND_ NMOS l=3e-006 w=1.92e-006 ad=1.0728e-011 as=1.0728e-011 pd=1.38e-005 ps=1.38e-005 $ (161.4 48.9 164.4 50.82)M13 16 17 18 GND_ NMOS l=1.2e-006 w=2.4e-006 ad=1.116e-011 as=1.116e-011 pd=1.38e-005 ps=1.38e-005 $ (176.1 53.22 177.3 55.62)M14 GND_ 19 16 GND_ NMOS l=1.2e-006 w=3e-006 ad=5.4e-012 as=9.9e-012 pd=6.6e-006 ps=1.26e-005 $ (183.48 34.44 184.68 37.44)M15 20 21 22 GND_ NMOS l=1.2e-006 w=2.4e-006 ad=1.116e-011 as=1.116e-011 pd=1.38e-005 ps=1.38e-005 $ (187.8 47.94 189 50.34)M16 20 19 GND_ GND_ NMOS l=1.2e-006 w=3e-006 ad=9.9e-012 as=5.4e-012 pd=1.26e-005 ps=6.6e-006 $ (188.28 34.44 189.48 37.44)M17 23 19 GND_ GND_ NMOS l=4.2e-006 w=5.4e-006 ad=1.782e-011 as=1.944e-011 pd=1.74e-005 ps=1.8e-005 $ (199.62 32.04 203.82 37.44)M18 23 5 24 GND_ NMOS l=1.2e-006 w=1.8e-006 ad=6.12e-012 as=1.062e-011 pd=7.8e-006 ps=1.38e-005 $ (202.26 49.92 203.46 51.72)M19 25 7 23 GND_ NMOS l=1.2e-006 w=1.8e-006 ad=1.062e-011 as=6.12e-012 pd=1.38e-005 ps=7.8e-006 $ (208.26 49.92 209.46 51.72)M20 GND_ 26 outP GND_ NMOS l=3e-006 w=1.5e-005 ad=5.4e-011 as=5.4e-011 pd=3.72e-005 ps=3.72e-005 $ (226.2 29.4 229.2 44.4)M21 26 26 GND_ GND_ NMOS l=1.2e-006 w=5.4e-006 ad=1.944e-011 as=1.944e-011 pd=1.8e-005 ps=1.8e-005 $ (232.8 50.7 234 56.1)M22 GND_ GND_ 27 GND_ NMOS l=1.2e-006 w=5.4e-006 ad=1.944e-011 as=1.944e-011 pd=1.8e-005 ps=1.8e-005 $ (255.6 50.4 256.8 55.8)M23 outN GND_ GND_ GND_ NMOS l=3e-006 w=1.5e-005 ad=5.4e-011 as=5.4e-011 pd=3.72e-005 ps=3.72e-005 $ (260.4 29.1 263.4 44.1)M24 28 15 VCC VCC PMOS l=4.8e-006 w=8.1e-006 ad=1.458e-011 as=2.916e-011 pd=1.17e-005 ps=2.34e-005 $ (43.5 260.1 48.3 268.2)M25 28 V- 5 VCC PMOS l=1.2e-006 w=3e-006 ad=5.4e-012 as=9.9e-012 pd=6.6e-006 ps=1.26e-005 $ (47.1 242.7 48.3 245.7)M26 7 V+ 28 VCC PMOS l=1.2e-006 w=3e-006 ad=9.9e-012 as=5.4e-012 pd=1.26e-005 ps=6.6e-006 $ (51.9 242.7 53.1 245.7)M27 VCC 15 28 VCC PMOS l=4.8e-006 w=8.1e-006 ad=1.458e-011 as=1.458e-011 pd=1.17e-005 ps=1.17e-005 $ (51.9 260.1 56.7 268.2)M28 28 15 VCC VCC PMOS l=4.8e-006 w=8.1e-006 ad=2.916e-011 as=1.458e-011 pd=2.34e-005 ps=1.17e-005 $ (60.3 260.1 65.1 268.2)M29 VCC 10 10 VCC PMOS l=1.8e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (84.9 246.6 92.1 253.8)M30 8 9 9 VCC PMOS l=1.8e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (85.05 215.91 92.25 223.11)M31 29 10 11 VCC PMOS l=1.2e-006 w=3e-006 ad=9.9e-012 as=9.9e-012 pd=1.26e-005 ps=1.26e-005 $ (99.6 247.8 100.8 250.8)M32 30 11 29 VCC PMOS l=3e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (105.3 260.1 118.5 267.3)M33 VCC 11 12 VCC PMOS l=1.32e-005 w=1.8e-006 ad=1.116e-011 as=1.116e-011 pd=1.44e-005 ps=1.44e-005 $ (126.9 260.25 131.4 267.45)M34 VCC 15 15 VCC PMOS l=1.8e-0