低压电器产品的电快速瞬变脉冲群抗扰度设计(论文)20130918.docx

低压电器产品的电快速瞬变脉冲群抗扰度设计马超 白建社德力西电气有限公司上海分公司，上海 201812摘要：电快速瞬变脉冲群（EFT/B）抗扰度试验国家标准GB/T17626.4-2008，等同于国际标准IEC61000-4-4。该标准成为其它相关标准引用和参考的基础。脉冲群抗扰度试验是一种使用较为普遍的抗扰度试验项目，同时也是在所有抗扰度试验项目中属于比较难做，难于通过的一个试验项目。本文通过综合其他研究者的研究成果及个人经验，针对EFT/B对产品的不同影响特点，提出设计解决方案。关键词：脉冲群， FET/B，共模，差模，抗扰度。The design of FET/B in low-voltage electrical productsMA Chao, BAI JiansheDELIXI ELECTRIC CO.,LTD.SHANGHAI BRANCH, SHANGHAI ,201812Abstract：The national standard of FET/B is GB/T17626.4-2008, equal to the international standard IEC61000-4-4. The standard is the source referenced by other standards. FET/B is a general test item, and is hard to pass. There are some ways for designers data from the research achievements of other designers, and mine.Key words: burst , FET/B, common mode, difference mode, noise immunity.引言：低压电器产品作为配电线路的重要组成部分，发挥着至关重要的作用。随着电子技术的迅速发展，低压电器产品中电子产品的比重越来越大，从某些方面提高了低压产品的性能。但电子产品电磁兼容性设计是保证其可靠安全运行的重要措施之一。随着电力系统中各种大功率工业负载、大容量非线性负载、不同容量和工作频率的电子设备的数量增加，电磁污染已严重影响到各类电子产品的安全可靠运行，因此，电磁兼容性已成为衡量电子产品是否合格的重要指标【1】。提高低压电子产品的电磁兼容性设计已成为电器智能化过程中得一个关键问题。电快速瞬变脉冲群（FET/B）在所有产品高频EMC测试中具有广泛的代表性，本文主要针对FET/B抗扰度试验项目特点及干扰机理进行分析，提出一些解决方案。1.电快速瞬变脉冲群干扰波形【2】以IEC61000-4-4标准中规定的FET/B测试波形为例，如图1所示，对于这个5/50ns的波形，用函数可以描述为V(t) = AVp(1-e-t1)et2 （1-1）式中，V（t）电快速瞬变脉冲群电压；A标准电快速瞬变脉冲群波形的补偿系数；Vp开路峰值电压； 1,2波前系数和波长系数。取 A=1.270， 1=3.5*10-6s, 2=55.6*10-6s。本文对电快速瞬变脉冲群频谱带宽进行粗略估算，即用波形的上升时间tr直接求得fB=0.35/tr （1-2）fB频谱带宽，tr上升时间。图1 单个脉冲的波形（负载50）式(1-2)的依据是，只考虑波形的上升时间，则V（t）=A(1-etT) (1-3)因为上升时间为10%V90%V，代入式（1-3）得0.1A = A(1-et1T) (1-4)0.9A = A(1-et2T) (1-5)由于tr = t2 = t1，经计算得T =tr/ln9 (1-6)又因只考虑一阶低通环节，则fB = 1/2T （1-7）把式（1-6）代入式（1-7），得fB = 1/2T = ln9/2tr= 0.35/tr = 70(MHz)可知IEC61000-4-4标准中规定的电快速瞬变脉冲群频谱粗略估计的带宽为70MHz【3】。2.电快速瞬变脉冲群干扰（传导）2.1电快速瞬变脉冲群干扰模式在标准IEC61000-4-4提供的相关实验原理图中，可以看到从电快速瞬变脉冲群实验发生器来得信号一端通过可供选择的耦合电容加到相应的电源（L1、L2、L3、N及PE）上，发生器的信号另一端和耦合/去耦网络的机壳相连，机壳则接到参考接地板上。这就表明电快速瞬变脉冲群干扰实际上是加在电源线与参考大地之间，因此电源线的干扰是共模干扰。而对于采用耦合夹的试验方式来说，电快速瞬变脉冲群将通过耦合板与受试电缆之间的分布电容进入被试设备的电缆，而受试设备的电缆所接收到的脉冲仍然是相对参考接地板来说的。因此，通过耦合夹对受试设备的电缆所施加的干扰仍然是共模性质的。综上所述，提高电快速瞬变脉冲群抗扰度能力，应从抑制共模干扰的角度出发。2.2电路受共模电流干扰路径【2】共模的瞬态干扰总是通过寄生电容、分布电容进入电路内部。如图2所示的例子中，对于不接地设备，当电快速瞬变脉冲群施加在电源线上时，由于信号电缆与参考地之间的分布电容的存在，导致FET/B共模干扰电流从电源线流经PCB，最后通过电缆的分布电容入地（如图中箭头所示）。 图2 干扰电流通过PCB中的工作地例子中，FET/B测试时共模瞬态干扰电流的路径已非常明确，并且可以明显地看到共模干扰电流流过了产品的工作电路中的参考地（当共模干扰电流流过产品内部电路时，由于地系统中的阻抗相对较低，因此大部分的干扰电流会沿着PCB中的地层或地线流动）。2.3电路受共模电流干扰机理对于单端传输信号，如图3所示，当同时注入到信号线和地线上的共模干扰信号进入电路时，在IC1的信号端口处，由于S1和GND所对应的阻抗不一样（S1较高，GND较低），共模干扰信号会转化成差模信号，差模信号存在于S1和GND之间。这样干扰首先会对IC1的输入信号端口产生干扰。由于滤波电容C的存在,是IC1的第一级输入受到保护，即在IC1的输入信号端口和地之间的差模干扰被C滤除或旁路（如果没有C的存在，干扰将直接影响IC1的信号输入）。然后，干扰电流大部分会沿着PCB中的低阻抗地线（或地层）从一端流向另一端，后一级的干扰将会在干扰电流流过的地系统中产生（这里忽略的串扰的影响，串扰的存在将使干扰电流的路径复杂化）。图3中的ZOV表示PCB中两个集成电路之间的地阻抗，VS表示IC1向IC2传递的信号电压。图3干扰电流流经地阻抗时产生压降共模干扰电流流经地阻抗ZOV时，ZOV的两端就会产生压降VCM。该压降对于集成电路IC2来讲，相当于在IC1传递给它的信号Vs上又叠加了一个干扰信号VCM，这样IC2实际接收到的信号为Vs+VCM，干扰就这样产生了。干扰电压的大小不但与共模瞬态干扰电流的大小有关，还有地阻抗ZOV的大小有关。在干扰电流一定的情况下，干扰电压VCM的大小由ZOV决定，也就是说PCB中得地线（或地平面）阻抗与电路的瞬态抗干扰能力直接相关【4】。图4是PCB中地平面阻抗与频率的关系。由图可知，一个完整的地平面（没有过孔，缝隙等），在100MHz时，只有3.7m的阻抗。即使有100A的瞬态电流通过，也只有0.37V的压降,这对于一般电路来说是可以承受的。但假如地平面中存在1cm的裂缝，那么这将产生1nH的电感，这样100A的电快速瞬变脉冲群共模电流流经时，产生的压降：Vo = L*(dI/dt) = 1nH*100A/5ns = 20V 20V的压降对于一般电路来说是非常危险的，可见PCB中地阻抗对抗干扰能力的重要性。图4 阻抗与频率的关系3. 电快速瞬变脉冲群干扰（辐射）【5】由于脉冲群的单个脉冲前沿达到5ns，半宽达到50ns，说明其中含有极其丰富的谐波成分，幅度较大的频率至少要达到60MHz以上。对电源线来说，那怕长度只有1m，由于长度已可和传输频率的波长相比，已不能以普通电源线对待，信号在上面传输时，部分仍通过线路进入试品（传导）；部分要从线路逸出，成为辐射信号进入试品（辐射）。故试品受到的干扰实际上是传导与辐射的结合。传导与辐射的比例将与电源线长度有关：线路短，传导多；线路长，辐射强。4.FET/B抗扰度设计方法综上所述，电快速瞬变脉冲群含有丰富的高频干扰，并且干扰形式为共模干扰，同时，由于其丰富的谐波成分，亦有电磁辐射干扰进入到试品。对于提高FET/B抗扰度设计方法，本文归纳如下：4.1抑制干扰进入工作区域 增加共模干扰进入PCB端口的高频阻抗。例如在PCB端口处放置铁氧体磁珠，共模电感等，以减小进入PCB的共模干扰电流。如图5。图5 铁氧体、共模电感抑制高频共模干扰示意图铁氧体的工作原理是在低频时呈现低阻抗状态，在高频时呈现高阻抗状态，并将高频能量以热能的形式消耗掉。共模电感的工作原理为当共模电流流经该器件时，由于产生的磁通量方向相同，相对一般的电感来说，对共模电流的抑制能力增强，从而阻碍共模电流的流过。增加铁氧体和共模电感的目的是在线路板端口处将FET/B产生的高频共模干扰阻挡在正常工作的电子线路之外。4.2将干扰旁路至大地若条件允许， PCB端口处增加Y电容，将高频的共模干扰电流旁路至大地，以减小进入PCB的共模干扰电流。如图6。图6 Y电容旁路高频干扰示意图电容的阻抗公式（忽略寄生参数） 为Z =1/2fC (4-1)式中：Z为电容产生的阻抗，f为频率，C为电容容值。由该公式可知，电容在低频时呈高阻抗状态，在高频时呈低阻抗状态，也就是通常所说的“隔直通交”。由于电容的该特性，可以将FET/B产生的高频干扰信号在端口处旁路至PE，从而减小对线路板工作区域的干扰。4.3控制干扰电流流经区域 适当合理的PCB布线，将共模干扰电流的流向控制在电子线路的非敏感区域，减少对敏感器件的干扰。正常工作的电子电路中，由于各个器件的驱动阀值和响应时间等参数的不同，对干扰信号的敏感程度也不一样。另外，数字电路和模拟电路对干扰信号的敏感程度也不一样。因此，在不能将干扰信号完全隔离在正常工作的电子线路之外的情况下，就需要通过PCB布线，将干扰电流控制在电路的非敏感区域，以减少对敏感器件（电路）的干扰。4.4通过优化结构设计，改变干扰路径更改机构设计，改变共模干扰的回流路径。如图7和图8【2】。图7 不恰当的结构设计图8 恰当的结构设计图7中由于PCB互联器位置设计不合理，将导致干扰电流流经上层和下层整个PCB。若将互联器的位置更改至图8所示，干扰电流将仅流经上层和下层PCB的部分区域（相对图7 需适当的更改PCB布线），干扰的影响程度将大大减小。4.5减小电磁辐射的影响 减小PCB布线中“天线”接收回路面积【6】，并采取适当合理地屏蔽措施。在外界干扰磁场一定的情况下，减小PCB的布线长度和回路面积，可以有效地减少导线两端产生的感应电压，也就相当于产生的干扰电压减小了，从而提高抗扰度。采取屏蔽措施，可以将干扰磁场与电子线路之间进行有效“隔离”，使电子线路受到的磁场干扰强度减小（关于屏蔽方法的详细设计可参考相关资料）。结语：低压电器产品的FET/B抗扰度设计是相当复杂的一项工程，需要从滤波、接地、PCB布线、电路结构设计及屏蔽等多方面进行综合考虑。只有对FET/B干扰机理进行透彻地理解，才能对该抗扰度实现最优化的设计。参考文献【1】王汝文.电器智能化原理及应用【M】. 第二版.北京： 电子工业出版社，2009【2】郑军奇. 电子产品设计EMC风险评估【M】.北京：电子工业出版社，2008. 【3】IEC61000-4-4:2004 Electrical fast transient/Burst immunity test【S】.【4】Iim Williams. 电