DAC_《AD5348》12位高速并行数模转换器_HJ.doc

AD5348 数模转换1 引脚图 2 内部结构图3 引脚功能VOUTA VOUTHDAC的8个输出通道，具有轨到轨的缓冲输出A0A2地址引脚，选择内部8个DAC寄存器中一个将数据写入BUF缓冲控制引脚。控制是否参考输入到DAC进行缓冲或无缓冲LDAC低电平有效控制输入。更新与输入寄存器，它允许所有DAC输出可以同时更新DAC寄存器的内容。CS 低电平有效片选输入。与WR的配合将数据写入到并行接口，或与RD配合从一个DAC读回数据。RD低电平有效读取输入。与CS配合使用，从数字端口回读内部DAC数据WR有源低写入输入。与CS配合使用，将数据写入到并行接口。GAIN增益控制引脚。控制DAC的输出范围为0 V至VREF或0 V至2 VREF。GAIN=0，0 V至VREF。GAIN=1，0 V至2 VREF。CLR异步低电平有效控制输入。清除所有的输入寄存器和DAC寄存器为0。PD掉电引脚。低电平有效控制所有的DAC进入掉电模式。DB0DB11数据位0-数据位11VDD（2个）电源,可以工作在2.5 V至5.5 V，需要10F与0.1F的电容并联到GND来去耦。在VDD引脚LFCSP封装都必须在相同电位。VREFABDAC的输入参考A和BVREFCDDAC的输入参考C和DVREFEFDAC的输入参考E和FVREFGHDAC的输入参考G和HDGND数字地，为芯片中的所有数字电路提供零电位AGND(2个)模拟地4功能简介：AD5348为12位DAC，采用2.5 V至5.5 V电源供电。集成一个片内输出缓冲，可驱动输出至两个供电轨，并允许选择缓冲或无缓冲基准输入。 AD5348有一个并行接口，CS引脚片选，数据在WR上升沿被加载进输入寄存器。回读功能允许从数字端口读内部DAC寄存器，GAIN引脚允许输出范围定为0 V至VREF或0 V至2 VREF。输入数据到DAC的是双缓冲的，允许在使用LDAC引脚系统同时更新多个DAC。异步CLR输入还提供重置输入寄存器和DAC寄存器的内容为全零。芯片还包含一个上电复位电路，确保DAC输出到0 V并保持到有效数据写入到该设备。所有这三个部分是引脚兼容，允许用户选择他们的电路板无需重新设计的分辨率为他们的应用适量。输出公式：VOUT=VREF（D/4096）GAIN，D为12位的数字量关键引脚 BUF脚DAC采用与外部参考。AD5348有一个对每个DAC的基准输入。参考输入可配置为缓冲或无缓冲。这个选择buf引脚控制。 在缓冲模式（BUF中的= 1），从外部基准电压吸收的电流几乎为零，因为阻抗至少是10兆欧，参考输入范围为1 V至VDD。 在非缓冲模式（BUF中= 0），用户可以有一个参考电压低至0.25 V或和VDD一样高，因为没有外部放大器的顶端和低端限制。阻抗还是很大，一般0 V至VREF模式下90k、0 V至2 VREF的模式下45k。 如果使用外部缓冲基准（如REF192），则没有必要使用片上的缓冲。 DB0-DB11AD5348的DAC由具有双缓冲接口的输入寄存器和DAC寄存器组成。 DAC数据，BUF，GAIN在CS和write的作用下被写入输入寄存器。 LDAC引脚控制访问DAC寄存器。当LDAC引脚为高电平时，DAC寄存器被锁存，输入寄存器的改变不会影响DAC寄存器的内容的。当LDAC引脚的为低电平时， DAC寄存器变得易受影响，输入寄存器的内容会传送给它。增益和缓冲控制信号也双缓冲，当LDAC引脚低电平时受到更新。 LDAC可以帮助用户同时对所有DAC和外围设备进行更新。用户可以分别写入所有输入寄存器，然后将LDAC输入拉低，所有的输出同时更新。 一个额外的功能，仅当输入寄存器刚被LDAC引脚拉低更新时，DAC寄存器才不会更新。一般来说，当LDAC引脚变低时，DAC寄存器充满了输入寄存器的内容，仅当自上一次DAC寄存器已被更新后输入寄存器内容产生了变化，才更新DAC寄存器。这会消除不必要的串扰。5 应用指南写周期读周期时序约束工作流程6 自己应用 AD5348是8路、12位的DAC，对于一个完整的写与读周期，至少需要max（t19+t24，t3+t13），其内部有8个输入寄存器和8个DAC寄存器。BUF,GAIN,PD,用于设置工作方式（直接赋初值），转换前需要一个CLR的低电平来清空所有的寄存器。然后在CS和WR以及A0A2作用下将放于12位并口的数据写入对应通道的输入寄存器，在CS和RD以及A0A2作用下将上一次存在DAC寄存器中的数据通过输出口读出，在LDAC的低电平用输入寄存器内容将DAC寄存器更新，完成单通道的一次转换。（其他