数字电路及逻辑实验指导书1_m(xin)

数字电路及逻辑实验指导书 （部分实验）计算机科学与技术学院 实验教学中心 洪国铭 编写 目 录第一章 实验平台简介11 LP-2900逻辑设计实验平台12 逻辑门第二 PLD开发软件MAX+PLUSII的使用指导2 1 基于MAX+PLUSII的设计输入22 基于MAX+PLUSII的平面编辑23 基于MAX+PLUSII的模拟仿真24 基于MAX+PLUSII的编程下载第三章 数字电路及逻辑实验3 1 一位半加器设计32 表决电路的设计33 译码器的设计34 数据比较器的设计35 优先编码器的设计36 同步计数器的设计37 分频（除频）器的设计38 移位寄存器的设计39 数字显示电路的设计第一章 实验平台简介11 LP-2900逻辑设计实验平台LP-2990逻辑设计实验平台由CPLD晶片板、I/O元件实验板、PC下载界面电路和电源四部分组成。1、CPLD晶片板在CPLD晶片板上，有一片Altera 10K系列晶片，Altera EPF10K10TC144-4 CPLD,该晶片提供不断重新下载新电路的弹性与便利。2、I/O元件实验板 在I/O元件实验板上，有12种I/O元件：4组红绿黄LED；6个共阴极七段显示器；一个蜂鸣器；两个电子骰子；一个时序电路；3组8位开关；4个脉冲按键；一个4x3键盘；一块8x8点矩阵LED显示器；一个液晶显示器；A/D与D/A电路组件；8051单片机模组。这些I/O元件，提供了调试逻辑电路必要的环境。为了便于实验，给出LP-2900的部分I/O元件的脚位：4组红绿黄LED代号L1L2L3L4L5L6L7L8装置红LED黄LED绿LED红LED黄LED绿LED红LED黄LED脚位Pin7Pin8Pin9Pin10Pin11Pin12Pin13Pin14 代号L9L10L11L12 LED_COM装置绿LED红LED黄LED绿LED LED1-LED12的共阴点脚位Pin17Pin18Pin19Pin20Pin141 6个共阴极七段显示器 代号abcdefgdp脚位Pin23Pin26Pin27Pin28Pin29Pin30Pin31Pin32 代号DE1DE2DE3脚位Pin33Pin36Pin37 DE1、DE2、DE3为译码器（74LS138）的输入端，译码器（74LS138）输出端Y0- - -Y5为C1- - -C6，C1- - -C6分别为6个显示器阴极共点端。 4x3键盘代号DE1DE2DE3RK1RK2RK3脚位Pin33Pin36Pin37Pin42Pin43Pin44 RK1 RK2 RK3 为键盘列输出。 DE1、DE2、DE3为译码器（74LS138）的输入端，译码器（74LS138）输出端Y0- - -Y3为C1- - -C4，C1- - -C4分别为键盘的扫描输出。 3组8位开关 代号Sw1Sw2Sw3Sw4Sw5Sw6Sw7Sw8脚位Pin47Pin48Pin49Pin51Pin59Pin60Pin62Pin63代号Sw9Sw10Sw11Sw12Sw13Sw14Sw15Sw16脚位Pin64Pin65Pin67Pin68Pin69Pin70Pin72Pin73 代号Sw17Sw18Sw19Sw20Sw21Sw22Sw23Sw24脚位Pin78Pin79Pin80Pin81Pin82Pin83Pin86Pin87 蜂鸣器 代号 Sp1脚位Pin46时序电路 代号 SOC脚位Pin55(10MHZ)3、PC下载界面电路 PC与LP2900的通信电路。12 逻辑门为了便于在图形方式下选取逻辑器件和在文本方式下使用门原语设计逻辑电路，下面给出部分逻辑门符号以供使用。（1）图形方式逻辑门名称and2 两输入端与门 andi i输入端与门or2 两输入端或门 (i = 2 8)nand2 两输入端与非门nor2 两输入端或非门not 非门xor 异或门xnor 同或门tri 三态门 （2）门原语设计使用逻辑符号and 与 如:一位半加器nand 与非 module fadd(s,c,a,b);/端口列表or 或 input a,b; /输入nor 或非 output s,c; /输出not 非 xor (s,a,b); /s=a异或bxor 异或 and (c,a,b); /c=a与bxnor 同或 andmodule 第二 PLD开发软件MAX+PLUSII的使用指导31 基于MAX+PLUSII的设计输入1、 点击桌面图标Max+plusII或开始菜单程序的Max+plusII程序项。2、电路输入（图形方式）（1） 新建工程：FileProjectName输入工程名ok。（2） 新建文件：FileNew选择Graphic Editor Fileok。（3） 保存文件名：FileSave Asok,出现图形编辑窗口。（4） 电路输入：在画面上点击鼠标右键Enter symbol输入电路符号ok。（5） 电路连接：使用窗口左侧的绘图工具连接电路。（6） 管角命名：鼠标移动到管角名称处点击鼠标右键Edit pin name输入管 角名ok。 （7） 存储检查：FileProjiectSave&check。如果有错，按4、5、6步修改。3、文本输入（文本方式）（1） 新建工程：FileProjectName输入工程名ok。（2） 新建文件：FileNew选择Text Editor Fileok输入文名。（3） 保存文件名：FileSave As将文件的扩展名 .dtf改成 .v或.vhd。Verilog HDL文本用.vok；VHDL文本用.vhdok,出现文本编辑窗口。（4） 入文本文件。（5） 存储检查：FileProjiectSave&check。如果有错，修改文本文件。32 基于MAX+PLUSII的平面编辑1、设备选择：Asigndevice familyflex10k Devices:EPF10k10tc144-4 2、平面规划：Max+plusIIFloorplan editor（将右上角框内的信号管角拖到下方的窗口芯片的对应管角上）。如未出现上述窗口，操作：layout,将lab view改选为Current Assignment Floorplan。2、 平面编译：Max+plusIICompilerStsrt。33 基于MAX+PLUSII的模拟仿真（1） 选择波形文件：FileNewwaveform Editor fileok。（2） 选择仿真节点：NodeEnter Nodes form SNFList = ok。（3） 设置波形或数据：利用窗口左侧图标进行设置。（4） 存储波形文件：FileSave Asok。（5） 波形模拟仿真：Max+plusSimulatorStart。3 4 基于MAX+PLUSII的编程下载（1） 编程下载：Max+plusIIProgrammerConfigure (hardtype : ByteBlaster MV)。（2） 功能调试：在LP-CPLD2900数字实验平台上验证电路功能。 第三章 数字电路及逻辑实验逻辑电路根据输出信号对输入信号响应的不同分为两类：组合逻辑电路（简称组合电路）与时序逻辑电路（简称时序电路）。在组合逻辑电路中，电路在任一时刻的输出信号仅仅决定于该时刻的输入信号，而与电路的原有的输出状态无关。从电路的结构上看，组合逻辑电路的输出端和输入端之间没有反馈回路。在时序逻辑电路中，任何时刻电路的输出不仅取决于该时刻的输入信号，也取决于电路过去的输入。一般来说，它是由组合逻辑电路和存储电路两部分组成，并形成反馈回路。31 一位半加器的设计311实验内容试设计两个一位二进制变量a、b相加，输出本位和s及进位c的逻辑电路。312设计方法1、利用真值表法，写出最简与或逻辑表达式 输入变量a b输出变量s c0 00 11 0 1 10 01 01 00 1 s = ab+ab=ab c =ab 逻辑符号名：xor-异或门 ; and2-两输入与门。2、根据最简逻辑表达式，用MAX+PLUSII图形输入法，画出逻辑电路3、存储检查、平面编辑及下载调试4、用Verilog HDL连续赋值语句assign描述 module fadd(a,b,s,c,ledcom); input a,b; output s,c,ledcom ; wire a,b,s,c ; assign ledccom=1; assign s=!a&b|a&!b; assign c=a&b; endmodule 5、用Verilog HDL门原语设计上述逻辑功能（考核点）32 表决电路的设计3.2.1实验目的掌握组合电路最基本的设计过程（命题 真植表 逻辑表达式 逻辑电路），本节重点是了解LP2900逻辑实验平台、学习EDA设计软件之一MAX+PLUS，为后继实验项目的设计、仿真、下载调试及深入学习打下基础。3.2.2实验内容试设计三变量表决电路，当输入端a、b、c三变量中多数为1时，电路输出f=1，否则f=0。3.2.3设计方法1、 建立真植表，利用公式法或卡诺图法写出最简与或逻辑表达式。 f (a,b,c)=m(3,5,6,7)=bc+ac+ab 逻辑符号名：and2-两输入与门 ; or3-三输入或门。2、 根据最简逻辑表达式，用MAX+PLUSII图形输入法，画出逻辑电路。 3、存储检查、平面编辑及下载调试 4、用Verilog HDL 门原语描述 module biaojue(a,b,c,f,ledcom); input a,b,c; output f , ledcom; assign ledcom=1; and(f1,a,b); and(f2,a,c); and(f3,b,c); or(f,f1,f2,f3); endmodule 5、试用Verilog HDL连续赋值语句assign描述上述逻辑功能（考核点）。33 译码器的设计331概念译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成2的n次方个输出函数，并且每个输出函数对应于n个输入变量的一个最小项。332设计内容试设计一个具有使能端的2:4译码器，要求使能输入端g = 0时，允许对输入的二进制代码进行译码，对应的输出端输出0，其它输出端输出均为1。当使能输入端g = 1时，禁止对输入的二进制代码进行译码，译码器的输出y0、y1、y2、y3均为1。333设计方法1、建立真值表，利用公式法或卡诺图法写出最简与或许逻辑表达式 使能控制 G输入端A1 A0输 出 端Y3 Y2 Y1 Y0 1 0 0 0 0X X0 00 11 01 11 1 1 11 1 1 01 1 0 11 0 1 10 1 1 1 y0=ga1a0; y1=ga1a0 ; y2=ga1 a0; y3=ga1 a0;y0=(ga1a0);y1=(ga1a0);y2=(ga1 a0);y3=(ga1 a0);逻辑符号名：nand3-三输入与非门 ; not-非门。 2、根据最简逻辑表达式，用MAX+PLUSII图形输入法，画出逻辑电路 3、存储检查、平面编辑及下载调试4、用三目条件运算符描述 module decoder (g,a1,a0,y3,y2,y1,y0,ledcom) ;input a1,a0,g ;output y3,y2,y1,y0 ;output ledcom ;assign ledcom=1 ;assign y0=(!g&!a1&!a0)?0 :1 ; / 信号=条件？表达式1：表达式2；assign y1=(!g&!a1&a0)?0 :1 ; assign y2=(!g&a1&!a0)?0 :1 ;assign y3=(!g&a1&a0)?0 :1 ;endmodule 5、试用Verilog HDL case语句描述上述逻辑功能（考核点） 34数据比较器的设计341概念在数字系统中，经常需要比较两个数的大小，用来完成两个数码比较的数字逻辑电路称为数据比较器。342内容 试设计一个两位数据比较器，当a1a0b1b0时g=1, 当a1a0 b1 X a1 b0 a1 = b1 a0 b) begin g=1;s=0;e=0;end else if(ab) begin s=1;g=0;e=0;end else begin e=1;g=0;s=0;end endendmodule5、试用Verillog HDL三目条件运算符描述（考核点）35 优先编码器351概念在数字系统中，要对所处理的信息或数据赋予二进制代码，称为编码。用来完成编码工作的数字电路称为编码器。前述的译码器实现的是“多对一” 译码，而编码器则实现“一对多” 译码。优先编码器允许多个输入信号同时有效，当多个输入信号同时有效时，优先编码器只对其中优先级别最高的输入信号编码。级别较低输入信号不予理睬。352设计内容设计一个二进制优先编码器，输入信号为i3、i2、i1、i0（i3优先级别最高），输出端q1、q0输出的编码为输入信号角标的反码(例如i3=0时，其它任意，q1q0=00)。要求当编码控制信号st=1(禁止编码)时，q1q0=11、测试端ys=0。 当st=0（允许编码）时，i3、i2、i1、i0无有效信号输入（低电平有效），q1q0=11、测试端ys=0；否则q1q0输出对应输入信号角标的反码，ys=1。ys=1表示q1q0编码是有效的编码。353设计方法1、 建立功能表，利用公式法或卡诺图法写出逻辑表达式编码控制 st输入信号 i3 i2 i1 i0输出编码q1 q0测试端 ys100000 x x x x 1 1 1 10 x x x1 0 x x 1 1 0 x1 1 1 01 11 10 00 1 1 0 1 1001111q1 =st+st(i3i2i1i0+i3i2i1+i3i2i1i0)=st +i3i2 ；利用公式ab+ac=a(b+c); a+ab=a+bq0 =st+st(i3i2i1i0+i3i2+i3i2i1i0)=st+i3i1+i3i2 a+b+c=(abc)ys =st(i3+i3i2+i3i2i1+i3i2i1i0)=st(i3+i2+i1+i0)=st(i3i2i1i0)2、根据最简逻辑表达式，用MAX+PLUSII图形输入法，画出逻辑电路 3、存储检查、平面编辑、波形仿真及下载调试4、试用Verilog HDL case语句描述 (1) module encoder4_2 (st,i3,i2,i1,i0,q1,q0,ys,ledcom);input st;input i3,i2,i1,i0;output ys;output q1,q0;output ledcom;reg q1,q0,ys;assign ledcom=1; always (st)begin if(st) q1,q0,ys=3b110; else case(i3,i2,i1,i0) 4b0000:q1,q0,ys=3b001; 4b0001:q1,q0,ys=3b001; 4b0010:q1,q0,ys=3b001; 4b0011:q1,q0,ys=3b001; 4b0100:q1,q0,ys=3b001; 4b0101:q1,q0,ys=3b001; 4b0110:q1,q0,ys=3b001; 4b0111:q1,q0,ys=3b001; 4b1000:q1,q0,ys=3b011; 4b1001:q1,q0,ys=3b011; 4b1010:q1,q0,ys=3b011; 4b1011:q1,q0,ys=3b011; 4b1100:q1,q0,ys=3b101; 4b1101:q1,q0,ys=3b101; 4b1110:q1,q0,ys=3b111; default:q1,q0,ys=3b110; endcaseendendmodule试用Verilog HDL ifelse ifelse if-语句描述(2) module encoder4_2 (st,i3,i2,i1,i0,q1,q0,ys,ledcom);input st;input i3,i2,i1,i0;output ys;output q1,q0;output ledcom;reg q1,q0,ys;assign ledcom=1; always ( i3 or i2 or i1 or i0 or st)begin if(st) q1,q0,ys=3b110; else if(!i3) q1,q0,ys=3b001; else if(!i2) q1,q0,ys =3b011; else if(!i1) q1,q0,ys =3b101; else if(!i0) q1,q0,ys=3b111; else q1,q0,ys=3b110;endendmodule 36 同步计数器的设计361 概念 计数器的功能是记忆脉冲的个数，它所记忆脉冲的最大数目称为该计数器的模。计数器可分为同步计数器（又称并行计数器）和异步计数器（又称串行计数器）。构成计数器的核心元件是触发器。同步计数器特点是各触发器的CP端连在一起，既受同一个 脉冲信号控制。362 设计内容及方法 试设计一个三位二进制加1同步计数器（模=8），其步骤如下： 1、根据逻辑要求写出计数器的状态转移表计数脉冲 cp触发器现态q2 q1 q0触发器次态q2+1 q1+1 q0+1输出 z0 0 0 0 0 1 00 0 1 0 1 0 00 1 0 0 1 1 00 1 1 1 0 0 01 0 0 1 0 1 01 0 1 1 1 0 01 1 0 1 1 1 01 1 1 0 0 0 12、根据状态转移表写出输出方程和激励方程dz = q2q1q0 ；d2 = m(3,4,5,6)= q2q1q0 + q2q1+q2q0； d1=m (1,2,5,6)=q1q0; d0= m (0,2,4,6)=q03、在MAX+PLUSII图形编辑窗口，调出7474正边沿触发的双D触发器元件及所需的逻辑门，然后根据输出方程和激励方程连接电路，检查与编辑、平面配置、编辑、波形仿真或下载调试z (7) q2(8) q1(9) q0(10) reset(47) cp(48) ledcom(141) 5、 Verlog HDL描述(1) Verlog HDL描述(2) module conter3(cp,reset,q,z,ledcom); module conter3(cp,reset,q,z,ledcom);input cp,reset ; input cp,reset ;output2:0q ; output2:0q ;output z,ledcom ; output z,ledcom ; reg 2:0q ; reg 2:0q ;reg z ; reg z ; assign ledcom=1; assign ledcom=1;always (posedge cp ) always (posedge cp or negedge reset)begin begin if(!reset) if(!reset) begin q=0;z=0;end begin q=0;z=0;end else else begin begin if(q!=3b111) if(q!=3b111) begin q=q+1;z=0;end begin q=q+1;z=0;end else else begin q=0; z=1;end begin q=0; z=1;end end end end end endmodule endmodule6、试用Verlog HDL语言设计四位可逆计数器，当load=1时将d0数据加载到可逆计数器；load=0时，控制信号as=01进行加1计数，当 as=10进行减1计数，当as=00或11停止计数。37 分频器（除频器）的设计 在数字系统中，常需要各种不同的时钟频率，从HZ、KHZ到MHZ。而各种频率的产生，一般依赖主频率（例如石英振荡器产生的频率）分频得到。分频器是计数器应用只一。371实验内容利用例化器件7474，试设计一个5分频器（对主频率除5）。372 设计方法1写出5分频器（对主频率除5）状态转移表 主频clk触发器现态q2 q1 q0触发器次态q2+1 q1+1 q0+1分频输出 f 0 0 00 0 1 10 0 1 0 1 0 10 1 0 0 1 1 00 1 1 1 0 0 01 0 0 0 0 0 02、根据状态转移表写出输出方程和激励方程并化简（包含无关项） f = m(0,1)=q2q1d2= m(3)+ (5,6,7)=q1q0 d1= m(1,2)+ (5,6,7)=q1q0+q1q0=(q1q0) d0= m(0,2)=q2q03、启动MAX+PLUS2设计软件，调出例化器件7474及所需逻辑门，根据输出方程和激励方程连接电路。存储检查、编辑、波形仿真。clk=1/T=1/0.0000002s=500khz f=clk/5=100khz4、硬件语言描述用Verlog HDL描述（占空比可设置的除5分频器） module div5 (clk , reset , f) ; input clk , reset ; output f ; reg q2 , q1 , q0，f ; always (posedge clk) beginif (!reset) begin q2,q1,q0=0 ; f=0 ; endelse begin case (q2,q1,q0) 0 : begin q2,q1,q0=1 ; f=1;end 1 : begin q2,q1,q0=2 ; f=1;end2 : begin q2,q1,q0=3 ; f=0;end3 : begin q2,q1,q0=4 ; f=0;end4 : begin q2,q1,q0=0 ; f=0;enddefault: begin q2,q1,q0=0 ; f=0 ; end endcaseendendendmodule 用Verlog HDL描述(2+2*N的分频器) module divfx(clk,reset,fx,ledcom);input clk,reset;output fx , ledcom;reg 24:0n;reg fx;assign ledcom=1;always (posedge clk)begin if(!reset) begin n=0;fx=0;end else if(n= =3) /(n= =N) N为整数 begin fx=!fx;n=0;end else begin n=n+1;endendendmodule5、试用Verlog HDL设计能对主频进行2、4、8、16分频的时序电路。（考核点）38 移位寄存器381 概念 在时钟信号控制下，将所寄存的数据向左或向右移位的寄存器称为移位寄存器。382设计内容试设计一个四位同步并入串出的右移寄存器。要求当加载控制信号load高电平时，在时钟作用下将输入四位二进制数据x3x2x1x0加载到移位寄存器q3q2q1q0中; 当load低电平时，在时钟clk作用下将四位移位寄存器中的数据向右移位一位，既0 q3 q2 q1 q0 so 。383设计1、 右移操作状态转移表 Q3 Q2 Q1 Q0 Q3+1 Q2+1 Q1+1 Q0+1 Load=0 load=1 so0 0 0 00 0 0 0 x3 x2 x1 x000 0 0 10 0 0 0 x3 x2 x1 x010 0 1 00 0 0 1 x3 x2 x1 x000 0 1 10 0 0 1 x3 x2 x1 x010 1 0 00 0 1 0 x3 x2 x1 x000 1 0 10 0 1 0 x3 x2 x1 x010 1 1 00 0 1 1 x3 x2 x1 x000 1 1 10 0 1 1 x3 x2 x1 x011 0 0 00 1 0 0 x3 x2 x1 x001 0 0 10 1 0 0 x3 x2 x1 x011 0 1 00 1 0 1 x3 x2 x1 x001 0 1 10 1 0 1 x3 x2 x1 x011 1 0 00 1 1 0 x3 x2 x1 x001 1 0 10 1 1 0 x3 x2 x1 x011 1 1 0 0 1 1 1 x3 x2 x1 x001 1 1 10 1 1 1 x3 x2 x1 x01 2、移位操作 d(so) = loadm (1,3,5,7,9,11,13,15) =load q0 d0 = load m (2,3,6,7,10,11,14,15) = loadq1 d1 = load m (4,5,6,7,12,13,14,15) =loadq2 d2 = load m (8,9,10,11,12,13,14,15) = loadq3d3 = 03、加载操作d0=load x0d1=load x1d2=load x2d3=load x3综合2和3两相操作的逻辑表达式得到激励涵数如下d0= load x0 + loadq1d1= load x1 + loadq2d2= load x2 + loadq3d3= load x3 +0d(so) = load q04、实验电路根据激励涵数画出电路如下：5、启动MAX+PLUS2设计软件，调出例化器件7474及所需逻辑门，根据输出方程和激励方程连接电路。存储检查、编辑、波形仿真。 6、用Verilog HDL描述module PISO_4 (clk , load , x3 , x2 , x1 , x0 , q3,q2,q1,q0,so , ledcom) ;input clk , load , x3 , x2 , x1 , x0 ; /(47) (48) (49) (51) (59) (60)output q3,q2,q1,q0,so , ledcom ;reg q3 , q2 , q1 , q0 , so; /(7 ) (8 ) (9) (10) (11)assign ledcom = 1 ; /(141)always (posedge clk )begin if (load) q3 , q2 , q1 , q0= x3 , x2 , x1 , x0 ; / 为拼接符，既将 内独立的二 else / 进制位拼接到一起。 begin q3 , q2 , q1 , q0 , so 1 ; endendendmodule8、在附加sel选择控制信号的控制下，试用Verilog HDL设计四位可左右移的移位寄存器，在load=1加载数据；load=0时移位操作：sel=01左移，左移时寄存器的高位送so； sel=10时右移， 右移时寄存器的低位送so;sel=00或11时暂停。39数码管显示实验(综合性实验)该实验涵盖了组合逻辑、同步实序和异步实序，因此是综合性质的实验。391设计内容利用Verilog HDL硬件描述语言，设计一个将开关SW上的BCD数据在数码管上循环移位显示的控制器，将其嵌入实验平的台电路中实现循环移位显示控制。要求控制端pause高电平时，循环移位显示（移位时间控制在1s），pause低电平时暂停循环移位显示。392设计2、 平台显示模块原理图、引脚及功能 d3、d2、d1、d0 ：为开关sw4sw1输入的BCD数。a、b、c、d、e、f、g ：对应BCD数的七段码输出。de1、de2、d