LPDDR2 SDRAM 电路板设计指南.docx

6.LPDDR2 SDRAM 电路板设计指南11? 2012?EMI_DG_016-1.0本章节 对改善 您系统 的信号 完整性 ，以及 在系统 中成功 实现 LPDDR2 SDRAM 接 口提供 了指南。具有 UniPHY 知 识产权 (IP) 的 LPDDR2 SDRAM 控制器使您能够实现 LPDDR2 SDRAM 与Arria V 和 Cyclone V 器件之间的接口连接。本章重点对影响信号 完整性 的以下 几个主 要因素 作了介 绍： I/O 标准 LPD DR2 配置 信号 匹配 印刷 电路板 (PCB) 布局指 南I/ O 标准fLPDDR2 SDRAM 接口信号使用 HSUL- 12 JED EC I/O 信号标准，具有低功耗和低排放的特性。HS UL-12 JEDEC I/O 标准主要用于点到点的无端接总线拓扑结构。通过使用此标准，在 LPDDR2 SDRAM 实现中 就不再 需要外 部串行 或者并 行匹配 电阻， 并且大 大降低 了端接功 耗，使 可编程 驱动强 度用于 匹配阻 抗。要对您 的接口 选择最 适合的 标准， 请参考 Arria V Device Handbook 中的 Device D atashe et fo r Arri a V De vices 章节，或者 Cyclone V Device Handbook 中的 Device Datas heet f or Cyc lone V Devices 章节。LP DDR 2 S DRAM 配置具有 UniPHY IP 的 LPDDR2 SDRAM 控制器支持 LPDDR2 SDRAM 与单一器件以及高达32 bit 宽的多器件之间的接口连接。使用多 器件时 ，对于 从单点 到多点 连接的 信号， 建议使 用 balanced-T 拓扑结 构以维 持相等的 信号传 输时间 。 您应该 在多器 件设计 中的 CK/CK# 之 间连接 一个 200 ohm 的差分 匹配电 阻 ( 如 图 62所示 )，以维持一个 100 oh ms 的等效电阻。您也应 该仿真 您的多 器件设 计，以 实现最 优的驱 动强度 ，并确 保正确 的操作 。图 61 显示了 FPGA 与单一 LPDDR2 SDRAM 组件之间的主要信号连接。ISO Registered外部存储器接口手册卷 2： 设计 指南201 2 年 11 月反馈订阅62第 6 章：L PDD R2 SDR AM 电 路板设 计指南LPD DR2 SD RAM 配置图 61.使用单一 LPDDR2 SDRAM 组件的配置LPDDR2 SDRAM DeviceZQRZQDQS/DQS#DQDMCK/CKCACKECSFGPADQS/DQS#DQDMCK/CK4.7K(1)COMMAND ADDRESSCKECS图 61 注释：(1) 使用外部分立匹配电阻，如图中的所示的 CKE, 但可能 需要一 个接地 的下拉 电阻。 请参 考 LP DDR 2 S DRA M 器件数 据表来 获得关 于LPDDR2 SDRAM 上电流程的详细信息。外部存储器接口手册卷 2： 设计 指南 2012年 11月第 6 章：L PDD R2 SDR AM 电路板 设计指 南LPD DR2 SD RAM 配置63图 62.图 62 显示了多点设计中的 CK/C K# 差分电阻布局。多点设计中的 CK 差分电阻布局FPGACKCK#Trace Length 1Trace Length 2Trace Length 3200CKCK#LPDDR2Device 1Trace Length 2Trace 200CKLPDDR2Device 2Length 3CK#图 62 注释：(1) 在电路板走线最后阶段的结尾，将 200-ohm 差分电阻布局在存储器件附近。 2012 年 1 1 月外部存储器接口手册卷 2 ： 设 计指南64第 6 章：L PDD R2 SDR AM 电 路板设 计指南信号匹配图 63.图 63 显示了 推荐用 于多点 设计中 的地址 和命令 信号的 详细平 衡拓扑 结构。地址命令平衡 T 形 (Balanced-T) 拓扑结构TL2LPDDR2 MemoryFPGATL1TL2LPDDR2 Memory图 63 注释：(1) 分离靠近存储器件的走线，使信号反射和阻抗不匹配降到最低。(2) 使 TL2 走线尽可能的短，以使存储器件作为单一加载出现。信号匹 配Arria展。V 和 Cy cloneV 器件提供了 OCT 技术。表 61 列出了对每个器件的 OCT 支持扩表 61.片上匹配方案匹配方案I/O 标准Arria V 和 Cyclone V无校准的片上串行匹配HSUL-1234/40/48/60/80带校准的片上串行匹配HSUL-1234/40/48/60/80片上串 行 (RS) 匹配支持输出缓存，和双向缓存 ( 仅当它们驱动输出信号时被支持 )。 LPDDR2 SDRAM 接口具有双向数据通路。UniPHY IP 将串 行 OCT 用于存 储器写 操作， 但没有并 行 OCT 用于存 储器读 操作， 因为 Arria V 和 Cyclone V 仅支持 HSUL-12 I/O 标准的片 上串行 匹配。在 Arria V 和 Cyclone V 器 件中， 根据连 接到 I/O bank( 具有 与 LPDDR2 接口相同的VCCIO) 中 RZQ 管脚的 24 0 ohm 1% 电阻，再次对 HSUL-12 I/O 已校准匹配电阻进行校准。校准出 现在器 件配置 的最后 阶段。LPDDR2 SDRAM 存储器组件有一个 Z Q 管脚，通过接地的电阻 RZQ ( 240 oh m) 进行连接。LPDDR2 SDRAM 的输出信号阻抗为 3 4.3 oh m、40 ohm、4 8 ohm、60 ohm、80 ohm 和120 oh m。 输出信号阻抗由模式寄存器在初始化期间设置。请参考 LP DDR2 S DRAM 器件数据表 来获得 详细信 息。外部存储器接口手册卷 2： 设计 指南 2012年 11月第 6 章：L PDD R2 SDR AM 电路板 设计指 南信号匹配65f要了解 关于 OCT 的详 细信息 ，请参考 ArriaV Device Handbook 中的 I/O F eature s in A rriaV Devi ces 章节，或者 Cycl oneV Device Handbook 中的 I/O Features in 1Cyclon e V De vices 章节。下面章 节介绍 了演示 信号匹 配选项 的 HyperLynx 仿真眼 图。Al tera 强烈建议通过信号匹配对 信号完 整性和 时序裕 量进行 优化， 并且将 不需要 的排放 、反射 和串扰 降到最 低。本章节 显示的 所有眼 图适用 于具有 509 ps 传播延 时的 50 ohm 走线， 接近于 标准 FR4 PCB 上的 2.8- inch 走线。信号 I/O 标准是 HSUL- 12。 本章节 中的眼 图显示 了可达 到的最 佳情况 ，PCB 过孔、串扰和其它不利影响没有考虑在内。例 如，由 于制造 公差导 致的 PCB 结构 上的变 化。仿真您 的设计 以确保 正确的 操作。从 FPGA 到 LPDDR2 器 件的输 出以下是 从 FPGA 到 LPDDR2 SDRAM 器 件的输 出信号 ： 写数 据 (write data (DQ) 数据 屏蔽 (data mask (DM) 数据 随路时 钟 (data strobe (DQS/DQS#) 命令 地址 (command address) 命令 (command (CS, and CKE) 时钟 (clocks (CK/CK#)当从 FPGA 到 LPDDR2 SDRAM 驱动输 出信号 时，不 需要远 端存储 器终端 匹配。 Cyclon e V和 Arria V 器 件提供 OCT 串 行匹配 电阻以 实现阻 抗匹配 。HyperL ynx 仿真眼图显示了使用 OC T 设置的写数据、地址和芯片选择信号的仿真情况。所有的 眼图都 在接收 器件晶 片的连 接上测 试得到 的。 公司 2012 年 1 1 月外部存储器接口手册卷 2 ： 设 计指南66第 6 章：L PDD R2 SDR AM 电 路板设 计指南信号匹配图 64.图 64 显示了 使用具 有校准 的串行 34 ohm OCT 输出驱 动器的 Arria V HSUL-12 的双倍数据速 率写数 据。400 MHz 的写数据仿真 Votge(V)Time (ps)外部存储器接口手册卷 2： 设计 指南公司 2012年 11月第 6 章：L PDD R2 SDR AM 电路板 设计指 南信号匹配67图 65 显示了 使用具 有校准 的串行 34 ohm OCT 的 ArriaV HSUL-12 的 400MHz 地址图 65.命令信 号。 地址命令信号也是双倍数据速率，所以运行在 400 MHz 上。400 MHz 的地址命令仿真Vlage(V)Time (ps)环球IC网 公司 2012 年 1 1 月外部存储器接口手册卷 2 ： 设 计指南68第 6 章：L PDD R2 SDR AM 电 路板设 计指南信号匹配图 66.图 66 显示了 使用具 有校准 的串行 34 ohm OCT 的 Arria器时钟 信号。400MHz 的存储器时钟仿真V HSUL-12 的 400MHz 存储Vlag()Time (ns)从 LPDDR2 SDRAM 器 件到 FPGA 的输入LPDDR2 SDRAM 器件驱动以下输入信号到 F PGA 中： 读数 据 (read data) DQSL PDDR2 SDRAM 具有高度灵活性，通过调整驱动强度来匹配存储器总线阻抗，从而不再需要匹 配电压 (VTT) 和串行 匹配电 阻。可编程 的驱动 强度选 项是 34.3 ohms、40 ohms ( 默认 )、48 ohms、60 ohms、80 ohms和 120 ohms。您必须执行电路板仿真来决定电路板布局的最佳选项。1 默认情 况下， Altera LPDDR 2 SDRA M UniP HY IP 使用 40 ohm 驱动强度。眼图在 FPGA 晶 片管脚 上测试 得到的 ，LPD DR2 SD RAM 输出驱动器是具有 40 o hms ZQ 校准的 HSUL-12。LPDDR2 SDRAM 读数 据是双 倍数据 速率。外部存储器接口手册卷 2： 设计 指南www.globalicnet 2012年 11月第 6 章：L PDD R2 SDR AM 电路板 设计指 南信号匹配69图 67 显示了 Arria V 器件 上采用 40 驱动强度的 400 MHz 读数据仿真。图 67.Arria V 器件上采用 40 驱动强度的 400 MHz 读数据仿真Vlage(V)Time (ps)表 62.匹 配方案表 62 列出了 对主要 LPDDR2 SDRAM 存储 器接口 信号的 推荐匹 配方案 ，包括 数据 (DQ)、 数据选 通 (DQS)，数据屏蔽 (DM)、 时钟 (CK, and CK#)、命令地址 (C A) 和控制(CS# 和 CKE)。Arria V 和 Cyclone V 器件的匹配建议信号类型HSUL-12 标准 (1), (2)存储器终端匹配DQS/DQS#R34 CALZQ40Data (Write)R34 CALData (Read)ZQ40Data Mask (DM)R34 CALCK/CK# ClocksR34 CAL1 = (4)2 = 200 Differential (5)Command Address (CA),R34 CALChip Select (CS#)R34 CALClock Enable (CKE) (3)R34 CAL4.7 K parallel to GND表 62 注释：(1) R 是有 效串行 输出阻 抗。(2) C AL 是 带校准 的 OC T。(3) 如果 您的设 计满足 L PDD R2 SDR AM 组 件的电 源序列 要求， Alt era 建议 您使用 一个接 地的 4.7 K 并行电阻。关于更多信息 ，请参考 LPD DR2 SD RAM 数据 表。(4) 1 是 单一器 件加载 。(5) 2 是 双器件 加载。 另一个 选项是 在走线 分隔处 使用一 个 10 0 差分 匹配电 阻。公司 2012 年 1 1 月外部存储器接口手册卷 2 ： 设 计指南61 0第 6 章：L PDD R2 SDR AM 电 路板设 计指南P CB 布 局指南1表 62 中推荐 的匹配 方案是 基于对 2.8 inch 最 大走线 长度的 分析。您可 以通过 添加外部匹配 电阻或 者调整 驱动强 度来改 善较长 走线的 信号完 整性。 对外部 匹配电 阻的建 议如下： Class I 匹配电阻 ( 连接到存储器终端上 VTT 的 50 ohms 并行电阻 ) 单向信号 ( 命令地址 ，控制 和 CK/CK# 信 号 ) Class II 匹配电阻 ( 连接到两个终端上 VTT 的 50 o hms 并行电阻 ) 双向信号 (DQ和DQS /DQS# 信号 )A ltera 建议对你的设计进行仿真以确保良好的信号完整性。PC B 布局 指南表 63 列出了 LPDDR2 SDRAM 通用 布局布 线指南 。1 下面的 布局指 南包括 几个基 于 +/- 长度的 准则。如果 您不能 对 PCB 实现的 实际延 迟特性进行仿 真，那 么这些 基于长 度的指 南适用 于一阶 时序近 似值。 它们不 包括串 扰的任 何裕量。当对特 定的实 现进行 仿真时 ，Alte ra 建议您要取得精确的时基偏斜数量。表 63. LPDD2 布局指南 (1/2)参数指南阻抗 (Impedance) 所有的信号平面 (signal plane) 必须是 50 ，单端，10%。 所有的信号平面 (signal plane) 必须是 100 , 差分， 10%。 移除所有未使用的过孔焊盘 (via pad), 因为它们会导致不需要的电容。去耦参数 (DecouplingParameter) 在 0402 尺寸中使用 0.1 F，以最小化电感。 使用 Altera Power Distribution Network (PDN) Design tool 验证您的电容去耦。电源 (Power) 将 GND, 1.2 V 和 1.8 V 布线成平面。 在至少20-mil (0.020 inch或0.508 mm)间隔的单一分隔平面中布线存储器的VCCIO。 将振荡器和 PLL 电源布线成岛型或者 100-mil (2.54-mm) 电源走线。通用布线 (GeneralRouting) 对指定延迟匹配的全部要求包括 PCB 走线延迟，不同层传播，速度变化和串扰。要最小化 PCB 层传播变化，Altera 建议将同一网组的信号始终布线在同一层上。如果一定要使用同一阻抗特性将同一网组的信号布线在不同层上，那么需要仿真最坏情况 PCB 走线公差以确定实际的传播延时差。典型的层到层走线延迟变化是15 ps/inch order。 使用 45 角 ( 不是 90 角 )。 对于关键网和时钟，避免 T 形接合 (T-junction)。 避免 T 形接合 (T-junction) 大于 75 ps ( 近似 25 mils，6.35 mm)。 禁止信号跨越分隔平面。 对靠近系统复位信号的其它信号限制布线。 对靠近 PCI 或者系统时钟少于 0.025 inch (0.635 mm) 的存储器信号避免布线。 同一个 DQ 组中的所有信号，其走线的 skew 在 10 ps 或者近似 50 mils(0.254 mm)，并且需要在同一层。外部存储器接口手册卷 2： 设计 指南 2012年 11月第 6 章：L PDD R2 SDR AM 电路板 设计指 南PCB 布局 指南6 11表 63.LPDD2 布局指南 (2/2)参数指南时钟布线 (ClockRouting) 使用低于 150 ps( 近似 500 mils, 12.7 mm) 的外层运行长度将时钟布线在内层上。 这些信号应该与其它网保持 10-mil (0.254 mm) 的间隔。 时钟对里面的时钟信号，其走线最大 skew 为 5 ps 或者近似 25 mils(0.635 mm)。 差分时钟对的 P 和 N 信号之间的 skew 为 2 ps 或者近似 10 mils (0.254 mm)。 不同时钟对之间的间隔应该至少是差分对走线之间的 3 倍间隔。地址和命令布线(Address and CommandRouting) 要最大程度地降低串扰，需要对数据和数据屏蔽信号所在不同层上的地址和命令信号进行布线。 不要对靠近地址信号的差分时钟 (CK/CK#) 和时钟使能 (CKE) 信号布线。外部存储器布线规则(External MemoryRouting Rules) 对 LPDDR2 SDRAM 数据组应用以下并行性规则： 4 mils 用于并行运行 0.1 inch ( 相对平面距离的近似 1 间隔 )。 5 mils 用于并行运行 0.5 inch ( 相对平面距离的近似 1 间隔 )。 10 mils 用于并行运行在0.5 到 1.0 inch 之间 ( 相对平面距离的近似2 间隔)。 15 mils 用于并行运行在1.0 到 2.8 inch 之间 ( 相对平面距离的近似3 间隔)。 对地址 / 命令组和时钟组应用以下并行性规则： 4 mils 用于并行运行 0.1 inch ( 相对平面距离的近似 1 间隔 ) 10 mils 用于并行运行 0.5 inch ( 相对平面距离的近似 2 间隔 ) 15 mils 用于并行运行在 0.5 到 1.0 inch 之间 ( 相对平面距离的近似 3 间隔 ) 20 mils 用于并行运行在 1.0 到 2.8 inch 之间 ( 相对平面距离的近似 4 间隔 )最大走线长度 (MaximumTrace Length) 使走线长度尽可能的短。从 FPGA 到 LPDDR2 SDRAM 的所有信号的最大走线长度应该短于 509 ps ( 近似 28 mils，47.4 mm)。 Altera 建议仿真您的设计以确保良好的信号完整性。1Altera 建议采用基于表 63 中布局指南的以下布局方法：1. 使用 2 ps 的 P 和 N 信 号之间 的长度 skew 对 差分时 钟 (CK/CK#) 和数据随路时钟(DQS/DQS#) 进行布线。2. 将与 DQ 组 相关联 的 DQS/DQS