《数字集成电路设计》[课件-第五章.ppt

传输延迟 5 4动态特性 反相器传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容所需要的时间 使CL尽可能小是实现高性能CMOS电路的关键 5 4 1 计算电容值 非线性导致计算复杂 假设所有的电容一起集总成一个单个的电容CL 位于Vout和GND之间 P141 Fig5 13Vin理想电压源驱动 连至输出节点的电容CL 栅漏电容Cgd12 扩散电容Cdb1和Cdb2 连线电容Cw 扇出的栅电容Cg3和Cg4 栅漏电容Cgd12在输出过渡的前半部 M1和M2不是断开就是处在饱和模式 Cgd12只包括M1和M2的覆盖电容 沟道电容不起作用 处于栅 体或栅 源之间 集总电容模型要求用接地电容来代替浮空的栅漏电容 通过密勒效应实现 一个在其两端经历大小相同但相位相反的电压摆幅的电容可以用一个两倍于该电容值的接地电容代替 P141 Fig5 14Cgd 2Cgd0W 扩散电容Cdb1和Cdb2漏和体之间的电容来自反向偏置的pn结 这样的电容是高度非线性的 并且在很大程度上取决于所加的电压 可用一个线性电容来代替非线性电容 使这个线性电容在所关注的电压范围内的电荷变化与非线性电容相同 Ceq KeqCj0 零偏结电容 结电容用一个线性电容来代替 电压和电流波形会有微小误差 但该简化对逻辑延时没有明显的影响 例5 3P20 Pic1 19连线电容由连线引起的电容取决于连线的长度和宽度 并且与扇出离开驱动门的距离和扇出门的数目有关 扇出的栅电容Cg3和Cg4Cfan out Cgate NMOS Cgate PMOS 在两方面进行简化 它假设栅电容的所有部分都连在Vout和GND VDD 之间 并忽略了栅漏电容上的密勒效应 对精度影响较小 近似认为所连接门的沟道电容在我们所关注的时间内保持不变 工作状态差异 Pic3 31 忽略电容的这一变化会使估计值产生大约10 的误差 但对一阶分析是可以接受的 本征电容 由扩散电容和覆盖电容组成外部负载电容 由导线和所连接的门组成 例5 4 CMOSInverters 4 4 2 3 1 2 5 4 4 1 1 15 PD 5 9 2 45 2 AD 5 5 9 19 PD 42 2 19 2 AD 3fF 3 16fF 2 89fF 3 16fF 本征电容 外部负载电容 Cgd1 Cgd2 Cdb1 Cdb2 Cg3 Cg4 Cw CMOS反相器延时分析 Approach1 V DD V out V in V DD C L I av 5 4 2传播延时 一阶分析 CL和i是V的非线性函数 对电容充放电电流积分 CMOS反相器延时分析 Approach2 例3 8MOS管平均导通电阻Req 一阶线性RC电路 tp 0 69CL Reqn Reqp 2 延时 由一个电压阶跃激励时 电路的传播延时正比于这个电路的下拉电阻和负载电容形成的时间常数 由低至高的传播延时 这一分析假设等效的负载电容对于由高至低及由低至高的翻转近似相同 相同的上升 下降延时可通过使 Reqn Reqp 实现 反相器总传播延时 EXP5 5 0 25um反相器的传播延时 tpHL tpLH Vin Vout CGDofInverter CLHL 6 1fFCLLH 6 0fF VDD 2 5VReqn 13k Reqp 31k W L n 1 5 W L p 4 5 39 9ps 31 7ps 瞬态响应SPICE模拟结果 模拟延时大于估计延时 当VDD接近2VT时 tp将会迅速增加 多数情况下 电路中 上述条件下 延时基本与电源电压无关 如何优化门延时 联立式5 17和5 18 忽略沟长调制 可得tpHL CMOS反相器传播延时与电源电压关系 减小CL 门本身的扩散电容 互联线电容和扇出电容 版图优化 尽量减小漏区面积 增加晶体管的W L 增加晶体管尺寸也增加扩散电容 因而增加了CL 一旦本征电容开始超过由连线和扇出构成的外部负载 增加门的尺寸就不能再对减少延时有帮助提高VDD 以能量损耗来换取性能 但电压超过一定程度后改善就会非常有限 氧化层击穿 热电子效应限制了电源电压 减小门传播延时 5 4 3 从设计角度考虑传播延时 1 NMOS PMOS 宽度比为3 3 5可以获得对称的VTC和相同的传播延时 但并不意味着同时得到最小的总传播延时 当对称性和噪声容限不是主要考虑因素时 可通过减小PMOS器件的宽度来加快反相器的速度 PMOS较宽虽然可以增加充电电流 改善反相器的tpLH 但由于产生较大的寄生电容 从而使tpHL变差当两个相反的效应存在时 必定存在一个晶体管的宽度比使反相器的传播延时最小 Inv1 Inv2 两个完全相同的CMOS反相器串联 第一个门的负载电容可近似为 r Reqp Reqn 尺寸完全相同的PMOS和NMOS晶体管的电阻比 当 W L p W L n 所有晶体管电容以近似相同比例扩大 由式 5 20 忽略导线电容 tp 0 69CL Reqn Reqp 2 2 4 31k 13k Table3 3 反相器可得到对称的瞬态响应由最优性能值为1 6由左图 1 9为最优点 该处tp最小 tpHL tpLH tp Exam5 6延时 NMOS PMOS 模拟得到的CMOS反相器传播延时与PMOS对NMOS管比值b的关系 1 9 2 4 2 考虑性能时反相器尺寸的确定 反相器具有相同的tpLHandtpHL a 负载电容包括 b 晶体管尺寸如何影响门的性能 本征延时 首先必须建立起上式中的各种参数和尺寸系数S之间的关系尺寸系数S 将反相器的晶体管尺寸最小尺寸反相器的晶体管大小联系起来 反相器的本证延时tp0与门的尺寸无关 只取决于工艺和反相器的版图 当无外部负载时 门驱动强度的提高被相应增加的电容抵消 无穷大的S可以消除任何外部负载的影响 但实际上 任何比大得多的尺寸系数S均会增加门所占尺寸 S尺寸因子 Cint包括扩散电容和密勒电容 均正比于晶体管宽度W forfixedload 自载效应 本征电容起主要作用 Exam5 7 考虑性能时反相器尺寸的确定 Cint 3 0fFCext 3 16fFCext Cint 1 05 尺寸放大系数为5时 tp已经得到了大部分的改善 尺寸系数大于10时几乎得不到任何额外的收益 6 考虑如下图所示NMOS反相器 假设所有NMOS器件的体端均接地 输入IN电压摆幅2 5V 建立方程 计算节点x电压 设 0 5 M2处于何种工作状态 设 0 当IN 0时 OUT输出电压是多少 设 0 设 0 0 推导反相器阈值电压VM的表达式 注 M1 M2 M3的宽长比分别为 W L 1 W L 2 W L 3 在下列条件下 阈值电压是多少 7 图5 5所示为一耗尽型NMOS反向器 M1是一个标准的NMOS器件 M2与M1参数相同 但阈值电压为 0 4V 设适用于M2的电流方程与M1相同 设输入电压摆幅2 5V M2栅端与源端相连 如VIN 0V 输出电压是多少 稳态下 M2处于何种工作模式VIN 2 5V时 计算输出电压 可认为输出VOUT非常小 稳态下M2处于何种工作模式设概率P IN 0 0 3 电路静态功耗是多少 3 确定反相器链的尺寸 CL 对于确定的CL 需要多少级反相器能获得最小延时 如何确定这些反相器的尺寸 In Out 反相器的输入栅与本征输出电容 Cint Cg Table5 2 1 只与工艺有关 对大多数亚微米工艺 首先建立起反相器的输入栅电容Cg与本征输出电容Cint间关系 正比于门的尺寸 加大反相器的尺寸可以减小自身的延时 但也加大了其输入电容 即作为前一级门负载而增加 反相器链 延时方程 Cint gCgg 1f Cext Cg等效扇出 上式表明 反相器的延时只取决于它的外部负载电容与输入栅电容间的比值 InverterChain CL In Out 1 2 N tp tp1 tp2 tpN 最小尺寸反相器 Cg1 a 对于确定级数N的最小延时约束条件 方程含N 1未知数 Cg 2 Cg N求N 1偏微分 可求得获得最小延时的约束条件 Cg j 1 Cg j Cg j Cg j 1每个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数每个反相器的尺寸都相对于它前面反相器的尺寸放大相同倍数f每级反相器具有相同的等效扇出fi f Cout Cin 每级反相器具有相同的延时 b 确定最小延时 当每级反相器尺寸依次增大f倍 且具有相同的等效扇出f Minimumpathdelay最小路径延迟 当CL和Cg 1给定时 每级的等效扇出 Example CL 8C1 In Out C1 1 f f2 CL C1hastobeevenlydistributedacrossN 3stages c 确定反相器链的正确级数 对于一定的负载CL和输入电容Cin 确定最优尺寸f 最优等效扇出f b Forg 1fopt 3 6 a Forg 0 f e N lnF 忽略自载 只由扇出构成负载 收敛解 包括自载 数值解 最优的等效扇出f与反相器链中自载系数 的关系 f 4f fotp应尽量避免 归一化的传播延时与等效扇出系数f的关系 自载系数g 1 选择扇出值大于最优值并不会过多的影响延时 但能减少所要求的缓冲器级数和实现面积 BufferDesign 1 1 1 1 8 64 64 64 64 4 2 8 8 16 22 6 Nftp164652818341542 815 3 例5 8引入缓冲器级的影响 无缓冲器的设计 两级缓冲器以及优化的反相器链对于不同F值所对应的tp opt tp0值 1 驱动较大负载时 采用反相器链可达到明显加速效果 5 15确定反相器链尺寸a 为通过一最小尺寸反相器 Ci 10fF 驱动一大电容 CL 20pF 引入两级缓冲器 如图5 12所示 设最小尺寸反相器传输延时为70ps 且逻辑门的输入电容与其尺寸成正比 确定两级缓冲器的尺寸及反相器链最小延时 b 如可以加入任意多级反相器使延时最小 应加入几级 具体延时数值为多少 考虑自载效应 c 解释方案a和方案b的优缺点 5 5PowerDissipation WhereDoesPowerGoinCMOS 5 5 1DynamicPowerDissipation Energy transition 电容引起的功耗 after0 1powerdistribution HalfofthepowerconsumedonPMOS Butnomatterchargingordischarging ithasnorelationtosize A NodeTransitionActivityandPower Example PowerConsumption ForaCMOSchipwith0 25umtechnology clockfrequencyis500MHz perloadisabout15fF gate iffout 4 forVDD 2 5V p 50uw gateifthereare1milliongatesonthechip andoneachclockedge thereisanupturn thewholepoweris50W Example5 115 12 B TransistorSizingforMinimumEnergy ReducingVDDcanlowdownpowerconsumption forexample whenVDDreducedfrom2 5Vto1 25V powerconsumptioncoulddecreasefrom5Wto1 25W ButwhenVDDcloseto2VT performancewoulddecreaseevidently 当电源电压的下限取决于外部限制或者当减小电源电压引起的性能降低不能被接受时 减少功耗的唯一方法就是减少等效电容 实际电容和翻转活动性减少翻转活动性只能在逻辑和结构的抽象层次上实现 由于在一个组合逻辑电路中大部分的电容是晶体管电容 栅电容和扩散电容 因此在低功耗设计时保持这部分最小是有意义的 TransistorSizingforMinimumEnergy Goal MinimizeEnergyofwholecircuitFindparameters f sizecoefficient andVDDtp tpref circuitwithf 1andVDD Vref ACMOSinverterwhichwasdrivenbyaminimuminverterhasaloadofCext TransistorSizing PerformanceConstraint g 1 intrinsiccapCintequalstogatecapCg f 1 1 1式建立了f与电源电压之间的关系 下图画出了对于不同F时的关系 这些曲线都有一个明显的最小值 由最小尺寸起增加反相器的尺寸最初会使性能提高 因此允许降低电源电压 这在达到最优尺寸系数前一直都是有效的 进一步加大器件尺寸只会增加自载系数而降低性能 性能约束 尺寸放大电路的传播延时应当等于 或小于 参考电路 f 1 Vdd Vref 的延时 TransistorSizing F 1 2 5 10 20 VDD f f E Eref f f 放大尺寸后电路的能量与f的关系 Vref 2 5VVTE 0 5V 对总等效扇出F的不同值所要求的电源电压与尺寸系数f的关系 尺寸放大电路的能量与f之间的关系 EnergyforsingleTransition 2 TransistorSizing Changingthesizeandreducepowervoltageareeffectivewaystoreduceconsumptionoflogiccircuit especiallyforlargeforsmallFcircuit Moreenergywouldbecostasapriceofincreasingthesizeexcessively whileitwasappliedprevalently fopt energy fopt performance especiallyforlargeF forexample whenF 20 fopt energy 3 53contrasttofopt performance 4 47 2 ShortCircuitCurrents vin VDD VT VT Ipeak ishort t t Isc Vin Vout C L Vdd I V D D m A 0 15 0 10 0 05 V in V 5 0 4 0 3 0 2 0 1 0 0 0 tpLHandtpHLarenotzero A EnergyCostofShortCircuitCurrents Energycostofpercircle Averagepower tsc twotransistorsopenedtogether ts timeofcirclefrom0 100 Ipeak decidedbyIsat proportiontotransistorsize B CLeffectstoShortCurrent VDD Vin Isc 0 CL Vout VDD Vin Isc IMAX CL Vout a LargeloadCL b SmallloadCL tf tr VDSp 0 Isc 0 tf tr VDSp VDD Isc IMAX 峰值电流与输入和输出斜率之比密切相关 输入在输出开始改变之前就已经通过了过渡区 输出下降时间小于输入的上升时间 HowtokeepShort CircuitCurrentsLow Shortcircuitcurrentgoestozeroiftfall trise butitwillreducethespeedofcircuitandcauseshortcurrentinfanoutgate Apartialviewpoint 结论 使输出的上升 下降时间大于输入的上升 下降时间可以使短路功耗减到最小 但输出的上升 下降时间太大会降低电路的速度 并在扇出门中引起短路电流 EXP MinimizingShort CircuitPower Vdd 1 5 Vdd 2 5 Vdd 3 3 relationofInverterstaticenergycosttotsin tsout W L p 1 125um 0 25um W L n 0 375um 0 25umCL 30fF IfCLissmall consumptionmainlycomesfromIsc IfCLislarge consumptionmainlycomesfromcharginganddischarging Iftf tr consumptionmailycomesfromdynamicactivity foragiveninvertersize 5 2 2 StaticPowerConsumption Leakage Dominatesoverdynamicconsumption Notafunctionofswitchingfrequency Istat currentbetweenVDDandGNDwhennoswitchingoccured P163 pic5 34 JS 10 100pA mm2at25degCfor0 25mmCMOSJSdoublesforevery9degC 1milliongateA 0 5um2VDD 2 5VPleakage 0 125W A Reverse BiasedDiodeLeakage 结的漏电流是由热产生的载流子引起 其数值随结温而增加 呈指数关系 B SubthresholdLeakageComponent anothersourceofleakage Sub ThresholdCurrentDominantFactor Sub thresholdcurrentoneofmostcompellingissuesinlow energycircuitdesign P163 pic5 35 KeepVTproperlyhigh PrinciplesforPowerReduction Primechoice Reducevoltage RecentyearshaveseenanaccelerationinsupplyvoltagereductionDesignatverylowvoltagesstillopenquestion 0 6 0 9Vby2010 ReduceswitchingactivityReducephysicalcapa