Cadence数模混合电路设计_spetreVerilog.ppt

Cadence实验系列12 数模混合电路设计 spetreVerilog 设置 路径设置首先要设置路径 可以这样设置 icfb和ius和在一起了 setenvic50 tools cadence ic5141setenvius58 opt cadence ius58setLD LIBRARY PATH ic50 tools lib ic50 tools dfII lib ic50 tools tcltk tcl8 0 lib ic50 tools tcltk tk8 0 lib ius58 tools verilog lib ius58 tools lib LD LIBRARY PATH setpath ius58 tools verilog bin ius58 tools bin ic50 tools bin ic50 tools dfII bin ic50 tools dracula bin path 数字仿真步骤 1 在icfb中建立verilog的view 包括模块和testbench testbench的view名也是verilog2 右键点击testbench的verilogview 选择 open read only 在verilog阅读窗的菜单上选择tools verilog xl 3 用verilog xl仿真 试一试就会用了仿真完成后ViewWaveform的按钮会被激活按这个按钮 simvision打开 数模混合电路设计流程 数字设计 算法设计 模拟设计 数字版图 数模混合验证 模拟版图 数模混合验证 Tape out 目录 1 1数模混合信号模拟定义 1 模拟信号模拟仿真2 数字信号模拟仿真3 混合信号模拟仿真4 商用混合信号模拟仿真 1 1数模混合信号模拟定义 指基于节点积分分析的瞬态模拟仿真方法 f1 x1 x2 0 f2 x1 x2 0 1 模拟信号模拟 用高斯消去法求解线性方程 1 1数模混合信号模拟定义 是指基于松弛算法的由事件驱动的一种仿真模拟方式 1 2 3 4 事件驱动 testbench 松弛算法 2 数字信号模拟 1 1数模混合模拟的定义 以特定的组合方式处理电路中的模拟数字信号的仿真过程 3 混合信号模拟 模拟信号仿真器 单仿真器架构 双仿真器架构 模拟信号 数字信号 简化模拟信号 模拟信号仿真器 数字信号仿真器 模拟信号 数字信号 1 1数模混合模拟的定义 双仿真器的混合信号模拟 A D仿真方法组合 手工型 偶合型 集成型 扩展型 A D仿真器结合度 顺序型 配对型 框架型 巢套型 单模式 spetreverilog 偶合型 配对型 锁步 lock step 同步法 Cadencespetreverilog 3 混合信号模拟 1 1数模混合模拟的定义 混合仿真环境 仿真输出数据库 Verilog XL Spetre IPC Cadencespetreverilog解决方案 IPC interprocesscommunication 3 混合信号模拟 1 1数模混合信号模拟定义 4 商用混合信号仿真技术 CadenceMuti Mode仿真 MMSIM 解决方案 模拟信号仿真 混合信号仿真 射频信号仿真 芯片级电路验证 Cadencespetreverilog 1 2数模混合信号模拟的应用 1 数模混合电路的设计2 大型数字集成电路设计3 仿真提速 1 2数模混合信号模拟的应用 1 2数模混合信号模拟的应用 1 数模混合设计 1 2数模混合信号模拟的应用 1 数模混合设计 信号处理器 D A A D 滤波器 传感器 放大器 接收器 数模IC 1 2数模混合信号模拟的应用 1 数模混合设计 数字设计 算法设计 模拟设计 数字版图 数模混合验证 模拟版图 数模混合验证 Tape out 数字设计 模拟设计 混合原理图 建立层次化文件 配置仿真环境 仿真验证 1 2数模混合信号模拟的应用 大部分电路使用verilog仿真器仿真 指定的关键部分电路使用模拟仿真器以达到高精度 2 大型数字系统仿真 1 2数模混合信号模拟的应用 A 用作信号发生器 仿真的时候 需要不少的激励信号 而且有着严格的时序关系 要是用pulse电源或是别的什么电源来做的话 可要累死人的 用verilog写模块的foundational 就可以比较方便快捷的构成一个信号发生器 3 仿真提速 B 节约模拟的时间 对于一些成熟的已经知道电路输入输出特性的电路 可以用verilog写出其特性 这样的话 模拟的时间可以大大的缩短 当然 还有就是verilog的老本家 数字电路 也可以用verilog写出foundational 节约模拟的时间 1 3Cadence中的Spetreverilog 1 3Cadence中的Spetreverilog 1 cadence中数模混合仿真的环境2 cadence中数模混合仿真的数据流 1 数模混合仿真的环境 1 3Cadence中的Spetreverilog Spetreverilog仿真器 仿真器工作环境 2 数模混合仿真的数据流 1 3Cadence中的Spetreverilog 数字设计 模拟设计 制作顶层文件 建立层次化文件 配置仿真环境 仿真验证 2 1数字 模拟电路设计 1 数 模电路设计2 数字电路设计3 模拟电路设计 2 1数字 模拟电路设计 1 数 模电路设计 2 1数字 模拟电路设计 schemetic 计数器 Verilog editor 时钟发生器 schemetic 1 数 模电路设计 2 1数字 模拟电路设计 Lib Verilog schem symbo Counter 1 Clk 1 1建立自己的设计库名字design 101 1 数 模电路设计 2 1数字 模拟电路设计 1 数 模电路设计 2 1数字 模拟电路设计 1 建立一个设计库 1在设计库中使用Verilog editor建立一个元件名字counter 01视图functional2编辑verilog文件 输入counter 1代码3符号化counter 01 生成symbol视图 2 数字电路设计 2 1数字 模拟电路设计 1 数 模电路设计 2 1数字 模拟电路设计 1 建立一个verilog元件 2 数字电路设计 2 1数字 模拟电路设计 2 输入verilog代码 2 数字电路设计 2 1数字 模拟电路设计 3 生成symbol视图 verilog symbo 2 数字电路设计 2 1数字 模拟电路设计 3 生成symbol视图 2 数字电路设计 2 1数字 模拟电路设计 3 生成symbol视图 2 数字电路设计 2 1数字 模拟电路设计 3 生成symbol视图 3 模拟电路设计 1在设计库中使用Composer Schemetic建立一个元件名字clk 01视图schematic2编辑schematic文件 输入clk 01的电路图 2 1数字 模拟电路设计 3 模拟电路设计 2 1数字 模拟电路设计 1 建立一个schemetic元件 3 模拟电路设计 2 1数字 模拟电路设计 2 绘制schemetic原理图 3 模拟电路设计 2 1数字 模拟电路设计 2 绘制schemetic原理图 元件规格 PmosW2 5uL500nNmosW2 5uL500nRes200kCap10pVdc5 数字设计 模拟设计 制作顶层文件 建立层次化文件 配置仿真环境 仿真验证 2 2制作顶层文件 2 2制作顶层文件 1实际操作中 我们把clk 01schematic作为顶层文件 直接导入counter 01 数字设计 模拟设计 制作顶层文件 建立层次化文件 配置仿真环境 仿真验证 2 3建立层次文件 1建立config文件元件名clk 01视图config工具HierarchyEditor2把config文件链接到顶层文件3把模板选为spetreVerilog4把相应的单元分别设置为verilog仿真和spetre仿真 2 3建立层次文件 1 建立config文件 2 1数字 模拟电路设计 Lib Verilog schem symbo Counter 1 Clk 1 config 1 建立config文件 2 3建立层次文件 1 建立config文件 2 3建立层次文件 2 链接顶层文件 1 建立config文件 2 3建立层次文件 3 设置spetreverilog模板 1 建立config文件 2 3建立层次文件 3 设置spetreverilog模板 数字设计 模拟设计 制作顶层文件 配置仿真环境 建立层次化文件 仿真验证 2 4设置仿真环境 1进入Mixedsignal模式2设置模式层次显示3设置Analog仿真器设置仿真器工作模式spectreVerilog设置引用工艺库ms018 vlp7 spe lib设置模拟仿真器激励设置数字仿真器激励testfixture设置仿真的时长与步长1000u 1u 1u设置绘图节点 2 4设置仿真环境 1 进入Mixedsignal模式 2 3设置仿真环境 2 设置模式层次显示 2 4设置仿真环境 2 设置Analog环境 2 4设置仿真环境 1 设置仿真器工作模式 2 配置仿真环境 2 4设置仿真环境 2 设置引用工艺库 2 配置仿真环境 2 4设置仿真环境 3 设置模拟仿真器激励 2 配置仿真环境 2 4设置仿真环境 4 设置数字仿真器激励 2 配置仿真环境 2 4设置仿真环境 5 设置仿真的时长与步长 2 配置仿真环境 2 4设置仿真环境 6 设置绘图节点 3 1混合信号的模拟的