通信毕业设计：基于VHDL的ASK调制与解调设计与实现.pdf

第 I 页 共 II 页 目目 录录 1 1 引言引言 1 1 11 1 课题研究的背景与意义课题研究的背景与意义 1 1 2 1 2 课题的研究现状课题的研究现状 1 1 31 3 本文的结构及主要工作本文的结构及主要工作 2 2 ASK2 ASK 调制解调系统的原理调制解调系统的原理 4 2 1 ASK2 1 ASK 调制原理及设计方法调制原理及设计方法 4 2 2 ASK2 2 ASK 解调原理及设计方法解调原理及设计方法 5 2 3 ASK2 3 ASK 信号的功率谱及带宽信号的功率谱及带宽 6 2 4 ASK2 4 ASK 系统的抗噪声性能系统的抗噪声性能 8 2 4 1 2 4 1 包络检测时包络检测时 2ASK2ASK 系统的误码率系统的误码率 8 2 4 2 2 4 2 相干解调时相干解调时 2ASK2ASK 的系统误码率的系统误码率 10 3 ASK3 ASK 调制与解调的调制与解调的 VHDLVHDL 系统建模系统建模 12 3 1 3 1 软件平台介绍软件平台介绍 12 3 2 ASK3 2 ASK 调制与解调系统的具体设计调制与解调系统的具体设计 15 3 3 3 3 基于基于 VHDLVHDL 的的 ASKASK 调制系统仿真与分析调制系统仿真与分析 16 3 4 3 4 基于基于 VHDLVHDL 的的 ASKASK 解调系统仿真与分析解调系统仿真与分析 19 3 5 ASK3 5 ASK 调制解调联合对比调制解调联合对比 21 3 6 3 6 本章总结本章总结 23 4 4 基于基于 VHDLVHDL 的的 MASKMASK 调制系统设计与仿真调制系统设计与仿真 24 4 1 4 1 多进制振幅调制多进制振幅调制 24 4 2 4 2 基于基于 VHDLVHDL 的的 MASKMASK 调制系统实现调制系统实现 24 5 5 总结总结 26 附附 录录 27 1 ASK1 ASK 调制调制 VHDLVHDL 程序程序 27 2 ASK2 ASK 解调解调 VHDLVHDL 程序程序 28 3 MASK3 MASK 调制调制 VHDLVHDL 程序程序 29 参考文献参考文献 32 第 1 页 共 35 页 1 1 引言引言 1 11 1课题研究的背景与意义课题研究的背景与意义 通信即传输信息 进行信息的时空转移 通信系统的作用就是将信息从信源 发送到一个或多个目的地 1 实现通信的方式和手段很多 如手势 语言 旌旗 烽火台和击鼓传令 以及现代社会的电报 电话 广播 电视 遥控 遥测 因特 网和计算机通信等 这些都是消息传递的方式和信息交流的手段 2 伴随着人类 的文明和科学技术的发展 电信技术也是以一日千里的速度飞速发展 如今 在自 然科学领域涉及 通信 这一术语时 一般指 电通信 现代通信系统要求通信 距离远 通信容量大 传输质量好 作为其关键技术之一的调制解调技术一直是人 们研究的一个重要方向通过调制 不仅可以进行频谱搬移 把调制信号的频谱搬移 到所希望的位置上 而且它对系统的传输有效性和传输的可靠性有着很大的影响 3 从模拟调制到数字调制 从二进制发展到多进制调制 虽然调制方式多种多 样 但都是朝着使通信系统更高速 更可靠的方向发展 4 一个系统的通信质量 很大程度上依赖于所采用的调制方式 因此 对调制方式的研究 将直接决定着通 信系统质量的好坏 5 ASK Amplitude Shift Keying 作为一种简单高效便捷 易于实现的特点 在目前的通信领域中有着其独特的位置 对基于 ASK 的通信系统的研究与应用也是 众多研究项目中的热点 6 在实际应用当中 大型 复杂的系统直接实验是十分 昂贵的 而通信系统设计研究是一项十分复杂的技术 由于技术的复杂性 在现代 通信技术中 越来越重视采用计算机仿真技术来进行系统分析和设计 7 利用仿 真 可以大大降低实验成本 在实际通信中 很多信道都不能直接传送基带信号 必须用基带信号对载波波形的某些参量进行控制 使载波的这些参量随基带信号的 变化而变化 即所谓正弦载波调制 8 1 2 1 2 课题的研究现状课题的研究现状 近十几年来 随着计算机 人工智能 模式识别的信号处理等技术的飞速发展 通信信号的自动调制识别技术得到长足的发展 数字调制传输在现代通信中发挥着 越来越重要的作用 主要是因为数字通信有以下优点 9 第 2 页 共 35 页 数字信号便于存储 处理 抗干扰能力强 数字信号便于交换和传输 可靠性高 传输过程中的差错可以设法控制 数字信号易于加密且保密性强 通用性和灵活性好 ASK Amplitude Shift Keying 振幅调制作为数字调制传输的一种常用方 式 具备上述所有的优点 所以 ASK 的应用是非常广泛的 如在基于 ASK 的神经网 络解调器研究上与传统解调器相比 它有一些很重要的特点 10 第一 基于 ASK 的神 经网络算法用于解调处理 其抗干扰性能优于传统方法 第二 基于 ASK 的神经网络 解调器有和传统解调器相似的处理单元 但在神经网络中 这些功能被整合在多个 神经元中 无需对每个处理单元和功能进行单独设计 这些处理功能都是在其学习 过程中自己获得的 第三 解调系统为并行结构 所以处理速度比传统速度更快 还 有开发多信道通信系统 时针对ASK中频信号发生器和接收机的FPGA设计及实现的 研究 研究结果表明能增加系统的冗余性 提高系统的可靠性 11 有较为广泛的市 场前景的应用于智能系统包括家庭保安系统 自动化控制系统 汽车门禁系统以及 RF ID 等领域的工作于超高频 UHF 的射频接收机也常使用于 ASK 数字调制方式 12 在其它应用中还有如基于 ASK 无线射频收发模块的安防系统 13 无线射频数 据传送电路和 EMC 微处理器设计为一体 构成具有检测不同信号和无线数据传输 的功能模块 并通过无线接收模块与电话网络连网 应用于家庭及单位的安防系统 1 31 3本文的结构及主要工作本文的结构及主要工作 本文论述了基于 VHDL 及 CPLD 实现 ASK 数字调制系统的方法 其实现步骤包括 1 研究 2ASK 调制解调系统的原理及设计方法以及 2ASK 的频谱和抗噪声性能 2 根据各个系统的总体功能与硬件特点 设计总体框图 3 根据 VHDL 语言特点 对系统进行 VHDL 建模 4 根据 VHDL 模型 进行具体 VHDL 语言程序设计 5 对设计的程序进行波形仿真与调试 第 3 页 共 35 页 6 基于 VHDL 的 MASK 调制研究 第 4 页 共 35 页 2 ASK2 ASK 调制解调系统的原理调制解调系统的原理 2 1 ASK2 1 ASK 调制原理及设计方法调制原理及设计方法 数字幅度调制又称幅度键控 ASK 二进制幅度键控记作 2ASK 2ASK 是利用 代表数字信息 0 或 1 的基带矩形脉冲去键控一个连续的载波 使载波时断时 续地输出 有载波输出时表示发送 1 无载波输出时表示发送 0 借助于第 3 章幅度调制的原理 2ASK 信号可表示为 ttse c cos 0 2 1 式中 c 为载波角频率 ts为单极性 NRZ 矩形脉冲序列 b n n nTtgats 2 2 其中 tg是持续时间为 b T 高度为 1 的矩形脉冲 常称为门函数 n a为二进制数 字 p pn a 出现概率为 出现概率为 1 1 0 2 3 2ASK 信号的产生方法 调制方法 有两种 如下图 2 1 所示 图 a 是一般的模 拟幅度调制方法 不过这里的 s t 由式 2 2 规定 图 b 是一种键控方法 这里的开关电路受 ts控制 图 c 给出 0 te的波形示例 二进制幅度键控信号 由于一个信号状态始终为 0 相当于处于断开状态 故又常称为通断键控信号 OO K 信号 第 5 页 共 35 页 图 2 1 ASK 信号产生方法及波形 2 2 ASK2 2 ASK 解调原理及设计方法解调原理及设计方法 ASK 信号解调的常用方法主要有两种 包络检波法和相干检测法 包络检波法的原理方框图如图 2 2 所示 带通滤波器 BPF 恰好使 2ASK 信号完 整地通过 经包络检测后 输出其包络 低通滤波器 LPF 的作用是滤除高频杂 波 使基带信号 包络 通过 抽样判决器包括抽样 判决及码元形成器 定时抽 样脉冲 位同步信号 是很窄的脉冲 通常位于每个码元的中央位置 其重复周期 等于码元的宽度 不计噪声影响时 带通滤波器输出为 2ASK 信号 即 ttstety c cos 0 包络检波器输出为 ts 经抽样 判决后将码元再生 即 可恢复出数字序列 n a 相干检测法原理方框图如图 2 3 所示 相干检测就是同步解调 要求接收机产生 一个与发送载波同频同相的本地载波信号 称其为同步载波或相干载波 利用此载 波与收到的已调信号相乘 输出为 ttsts ttsttsttytz c ccc 2cos 2 1 2 1 2cos1 2 1 cos cos 2 2 4 第 6 页 共 35 页 图 2 2 2ASK 信号的包络解调 图 2 3 2ASK 的相干解调 经低通滤波滤除第二项高频分量后 即可输出 ts信号 低通滤波器的截止 频率与基带数字信号的最高频率相等 由于噪声影响及传输特性的不理想 低通滤 波器输出波形有失真 经抽样判决 整形后再生数字基带脉冲 14 虽然 2ASK 信号中确实存在着载波分量 原则上可以通过窄带滤波器或锁相环 来提取同步载波 但这会给接收设备增加复杂性 因此 实际中很少采用相干解调 法来解调 2ASK 信号 15 2 3 ASK2 3 ASK 信号的功率谱及带宽信号的功率谱及带宽 从 2ASK 的原理可知 一个 2ASK 信号 0 te可以表示成 ttse c cos 0 2 5 这里 ts是代表信息的随机单极性矩形脉冲序列 现设 ts的功率谱密度为 fPs 0 te的功率谱密度为 fPe 则由式 2 5 可以证得 4 1 cscse ffPffPfP 2 6 第 7 页 共 35 页 对于单极性 NRZ 码 有 4 1 4 1 2 ffTSaTfP bbs 2 7 代入式 2 6 得 2ASK 信号功率谱 16 1 16 22 cc bcbc b e ffff TffSaTffSa T fP 2 8 可知 1 2ASK 信号的功率谱由连续谱和离散谱两部分组成 其中 连续谱取决于数 字基带信号 ts经线性调制后的双边带谱 而离散谱则由载波分量确定 2 2ASK 信号的带宽 ASK B2是数字基带信号带宽 s B的两倍 bsASK f T BB2 2 2 2 2 9 图 2 4 2ASK 信号的功率谱 3 因为系统的传码率 bB TR 1 Baud 故 2ASK 系统的频带利用率为 第 8 页 共 35 页 2 1 2 2 1 HzBaud f f T T b b b b 2 10 这意味着用 2ASK 方式传送码元速率为 B R的二进制数字信号时 要求该系统的 带宽至少为 B R2 Hz 2 4 ASK2 4 ASK 系统的抗噪声性能系统的抗噪声性能 通信系统的抗噪声性能是指系统克服加性噪声的能力 在数字系统中它通常采 用误码率来衡量 由于加性噪声被认为只对信号的接收产生影响 故分析系统的抗 噪声性能只需考虑接收部分 16 假定信道噪声为加性高斯白噪声 tn 其均值为 0 方差为 2 n 接收的信号为 发 发 1 cos 00 tA c ts 2 11 2 4 1 2 4 1 包络检测时包络检测时 2ASK2ASK 系统的误码率系统的误码率 对于图 2 所示的包络检测接收系统 其接收带通滤波器 BPF 的输出为 发 发 1 sin cos cos 0 sin cos ttnttntA ttnttn i csccc cscc tntsty 2 12 其中 ttnttntn cscci sin cos 为高斯白噪声经 BPF 限带后的窄带高斯白噪 声 经包络检波器检测 输出包络信号 发 发 1 0 n 22 22 tntnA tnt sc sc tx 2 13 由式 2 12 可知 发 1 时 接收带通滤波器 BPF 的输出 ty为正弦波加 窄带高斯噪声形式 发 0 时 接收带通滤波器 BPF 的输出 ty为纯粹窄带高斯 噪声形式 于是 发 1 时 BPF 输出包络 tx的抽样值x的一维概率密度函数 1 xf 第 9 页 共 35 页 服从莱斯分布 而发 0 时 BPF 输出包络 tx的抽样值x的一维概率密度函数 0 x f 服从瑞利分布 如图 2 5 所示 图 2 5 包络检波时误码率的几何表示 tx亦即抽样判决器输入信号 对其进行抽样判决后即可确定接收码元是 1 还 是 0 我们规定 倘若 tx的抽样值 d Ux 则判为 是 1 码 若 d Ux 判 为 是 0 码 显然 选择什么样的判决门限电平 d U与判决的正确程度 或错误 程度 密切相关 选定的 d U不同 得到的误码率也不同 这一点可从下面的分析 中清楚看到 存在两种错判的可能性 一是发送的码元为 1 时 错判为 0 其概率记 为 1 0 P 二是发送的码元为 0 时 错判为 l 其概率记为 0 1 P 由图 2 5 可知 d U d SdxxfUxPP 00 0 1 2 14 1 0 1 1 0 SdxxfUxPP d U d 2 15 式中 0 S 1 S分别为图 2 5 所示阴影面积 假设发送 1 码的概率为 1 P 发送 0 码的概率为 0 P 则系统的总误码率 e P为 2 1 0 1 1 0 2 1 10 SSPPPe 2 16 当 2 1 0 1 PP 即等概时 2 1 0 1 1 0 2 1 10 SSPPPe 2 17 第 10 页 共 35 页 也就是说 e P就是图 10 中两块阴影面积之和的一半 不难看出 当 dd UU时 该阴影面积之和最小 即误码率 e P最低 称此使误码率获最小值的门限 d U为最佳 门限 采用包络检波的接收系统 通常是工作在大信噪比的情况下 可以证明 这 时的最佳门限2 AUd 系统的误码率近似为 4 2 1 r e eP 2 18 式中 2 22 n Ar 为包检器输入信噪比 由此可见 包络解调 2ASK 系统的误码率 随输入信噪比的增大 近似地按指数规律下降 必需指出 式 2 18 是在等概 大信噪比 最佳门限下推导得出的 使用时 应注意适用条件 2 4 2 2 4 2 相干解调时相干解调时 2ASK2ASK 的系统误码率的系统误码率 2ASK 信号的相干解调接收系统如图 3 所示 图中 接收带通滤波器 BPF 的输 出与包络检波时相同 为 发 发 1 sin cos cos 0 sin cos ttnttntA ttnttn csccc cscc ty 2 19 取本地载波为t c cos2 则乘法器输出 ttytz c cos 2 2 20 将式 2 19 代入 并经低通滤波器滤除高频分量 在抽样判决器输入端得到 发 发 1 0 n tnA t c c tx 2 21 tnc为高斯噪声 因此 无论是发送 1 还是 0 tx瞬时值x的一维概率密 度 1 xf 0 xf都是方差为 2 n 的正态分布函数 只是前者均值为 A 后者均值为 0 即 发 1 2 exp 2 1 2 2 1 n n Ax xf 2 22 第 11 页 共 35 页 发 0 2 exp 2 1 2 2 0 n n x xf 2 23 其曲线如图 2 6 所示 图 2 6 同步检测误码率的几何表示 类似于包络检波时的分析 不难看出 若仍令判决门限电平为 d U 则将 0 错判为 l 的概率 0 1 P及将 1 错判为 0 的概率 1 0 P分别为 d U d SdxxfUxPP 00 0 1 2 24 1 0 1 1 0 SdxxfUxPP d U d 2 25 式中 0 S 1 S分别为图 2 6 所示的阴影面积 假设 0 1 PP 则系统的总误码率 e P为 2 1 0 1 1 0 2 1 0 1 0 1 0 1 10 SSPP PPPPPe 2 26 且不难看出 最佳门限2 AUd 综合式 2 21 式 2 26 可以证明 这时系统误码率为 2 2 1r erfcPe 2 27 式中 2 22 n Ar 为解调器输入信噪比 当1 r时 上式近似为 第 12 页 共 35 页 4 1 r e e r P 2 28 上式表明 随着输入信噪比的增加 系统的误码率将更迅速地按指数规律下降 必 须注意 式 2 27 的适用条件是等概 最佳门限 式 2 28 的适用条件是等概 大信噪比 最佳门限 比较式 2 28 和式 2 18 可以看出 在相同大信噪比情况下 2ASK 信号 相干解调时的误码率总是低于包络检波时的误码率 即相干解调 2ASK 系统的抗噪 声性能优于非相干解调系统 但两者相差并不太大 然而 包络检波解调不需要稳 定的本地相干载波 故在电路上要比相干解调简单的多 另外 包络检波法存在门限效应 相干检测法无门限效应 所以 一般而言 对 2ASK 系统 大信噪比条件下使用包络检测 即非相干解调 而小信噪比条件下 使用相干解调 3 ASK3 ASK 调制与解调的调制与解调的 VHDLVHDL 系统建模系统建模 3 1 3 1 软件平台介绍软件平台介绍 第 13 页 共 35 页 VHDL 的英文全名是 Very High SpeedIntegratedCircuit HardwareDescription Language 诞生于 1982 年 1987 年底 VHDL 被 IEEE 和美国 国防部确认为标准硬件描述语言 17 CPLD Complex Programmable Logic Device 复杂可编程逻辑器件 18 是从 PAL 和 GAL 器件发展出来的器件 相对而言规模大 结构复杂 属于大规模集成电 路范围 是一种用户根据各自需要而自行构造逻辑功能的数字集成电路 其基本设 计方法是借助集成开发软件平台 用原理图 硬件描述语言 VHDL 等方法 生成相 应的目标文件 通过下载电缆 在系统 编程 将代码传送到目标芯片中 实现 设计的数字系统 FPGA Field Programmable Gate Array 19 即现场可编程门阵列 它是 在 PAL GAL CPLD 等可编程器件的基础上进一步发展的产物 它是作为专用集成 电路 ASIC 领域中的一种半定制电路而出现的 既解决了定制电路的不足 又克 服了原有可编程器件门电路数有限的缺点 1993 年 IEEE 对 VHDL 进行了修订 从更高的抽象层次和系统描述能力上扩展 VHDL 的内容 公布了新版本的 VHDL 即 IEEE 标准的 1076 1993 版本 简称 93 版 现在 VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言 又得到众多 EDA 公司的支持 在电子工程领域 已成为事实上的通用硬件描述语言 有专家认为 在新的世纪中 VHDL 与 Verilog 语言将承担起大部分的数字系统设计任务 VHDL 语言是一种用于电路设计的高级语言 它在 80 年代的后期出现 最初是由美国国 防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小 的设计语言 VHDL 的英文全写是 VHSIC Very High Speed Integrated Circuit Hardware Description Language 翻译成中文就是超高速集成电路硬件描述语言 因此它的应用主要是应用在数字电路的设计中 目前 它在中国的应用多数是用在 FPGA CPLD EPLD 的设计中 当然在一些实力较为雄厚的单位 它也被用来设计 ASIC VHDL 主要用于描述数字系统的结构 行为 功能和接口 除了含有许多具 有硬件特征的语句外 VHDL 的语言形式 描述风格以及语法是十分类似于一般的 计算机高级语言 VHDL 的程序结构特点是将一项工程设计 或称设计实体 entity 可以是一个元件 一个电路模块或一个系统 分成外部 或称可视部分 及端口 第 14 页 共 35 页 和内部 或称不可视部分 既涉及实体的内部功能和算法完成部分 在对一个设 计实体定义了外部界面后 一旦其内部开发完成后 其他的设计就可以直接调用这 个实体 这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点 20 MAXPLUSII 简介 I 图 3 1 MAXPLUSII 软件界面 MAXPLUSII 的工作窗口如上图所示 在图中左边的 Task 窗口中 显示了当前任 务的一些属性和可进行的操作 包括 STRAT PROJECT ADVISORS CREATE DESIGN ASSIGN CONSTRAINTS 等 新建 VHDL 文件 Block Diagram Schematic File 及 Vetcor Waveform File 如图 3 2 所示 第 15 页 共 35 页 图 3 2 新建仿真文件界面 三种文件对应的功能分别是 VHDL 文件 对要实现的逻辑控制功能进行文本语言描述 并配合软件生成相应 的逻辑功能块 Block 文件 对由 VHDL 生成的逻辑功能模块添加相应的输入输出管脚 Vector Waveform 文件 对上一步的 Block 文件进行波形时序仿真验证结果 3 2 ASK3 2 ASK 调制与解调系统的具体设计调制与解调系统的具体设计 根据上述对 ASK 调制系统的原理的研究 结合 VHDL 硬件描述语言的特点 对 ASK 调制系统设计了以下模型如图 3 3 图 3 3 ASK 调制系统设计模型图 此调制系统采用系统时钟经四分频后作为调制信号载波 然后再与基带信号经 过一个与门 作用相当于以基带信号乘以载波 再经过系统输出得到调制信号 时钟信号 四分频 载波信号 基带信号 与门 调制信号 控制信号 第 16 页 共 35 页 对 2ASK 的解调系统设计了以下模型 图 3 4 ASK 解调系统设计模型图 此解调系统采用内部信号寄存输入的已调信号 再利用对时钟信号进行十二分 频后的信号对寄存的信号脉冲进行计数 最后判决每次寄存的脉冲数 当脉冲数大 于 3 时即判决为 1 反之则为 0 输出即为还原的基带信号 通过对上述 ASK 的调 制与解调原理分析以及对基于 VHDL 的 ASK 调制与解调模型的建立 编写 VHDL 程序 见附录 3 3 3 3 基于基于 VHDLVHDL 的的 ASKASK 调制系统仿真与分析调制系统仿真与分析 1 新建 ASK 调制 VHDL 文件输入 VHDL 代码如图 3 5 所示 图 3 5 MAXPLUII 中的 VHDL 代码 时钟信号 已调信号 控制信号 二十周期计数器 信号寄存器 脉冲 计数 器及 信号 判决 器 解调信号 第 17 页 共 35 页 2 生成 ASK 调制功能块如图 3 6 所示 图 3 6 ASK 调制功能原件图 如上图所示 生成的 ASK 调制模块由三个输入引脚和一个输出引脚组成 其中 clk 为时钟输入信号 start 为调制控制信号 x 为基带信号 y 调制输出信号 3 连接芯片的输入与输出及时钟信号和控制信号管脚 连接后如图 3 7 所示 图 3 7 连接外部输入输出管脚 4 对第三步生成的原理图进行编译和检查后如图 3 8 所示 图 3 8 编译检查通过 第 18 页 共 35 页 5 建立 ASK 调制功能模块的波形仿真文件 将输入输出 NODE 加入文件后如图 3 9 所示 图 3 9 加入管脚后的波形仿真界面 6 将基带信号输入并加入时钟信号 本次设计考虑到硬件条件的限制采用时钟 频率为 1MHz 设置好以后如图 3 10 所示 图 3 10 设置时钟周期 为了方便观察分析仿真结果采用的输入信号为 X 1010100110 以此计算得出仿 真结束时间为 200us 设置仿真结束时间如图 3 11 所示 图 3 11 设置仿真结束时间 将仿真时间及输入波形设置好以后如图 3 12 所示 图 3 12 设置好输入波形及时钟后的界面 第 19 页 共 35 页 7 将波形文件进仿真 仿真成功后的界面如图 3 13 所示 图 3 13 仿真成功 8 仿真的结果如图 3 14 所示 图 3 14 仿真结果图 图 3 15 部分结果图放大 图 3 14 中时钟频率为 1MHz 即时钟周期为 1us 经四分频后 f 的频率为 250KHz 周期变为原来的四分之一 输入的基带信号为 1010100110 和分频信号 f 相乘后 输出为调制信号 y 由上图可知道 每当输入的 x 为 1 时 y 对应为 f 的 5 个周期 x 为 0 时 y 的输出为 0 图中结果明显和预期结果一致 从而实现了 ASK 的调制 3 4 3 4 基于基于 VHDLVHDL 的的 ASKASK 解调系统仿真与分析解调系统仿真与分析 1 新建 ASK 调制 VHDL 文件 输入 VHDL 代码并生成 ASK 解调功能模块如图 3 16 所示 第 20 页 共 35 页 图 3 16 ASK 解调功能原件图 2 对生成的 ASK 解调功能模块原件连接相应的输入输出管脚 连接好以后如 图 3 17 所示 图 3 17 连接输入输出管脚 3 加入输入信号并设置时钟周期进行仿真 仿真结果如图 3 18 所示 图 3 18 ASK 解调仿真结果 图 3 19 ASK 解调仿真结果图部分放大 第 21 页 共 35 页 本部分的输入信号为上一部分调制功能模块的输出信号即上图所示的 y 信号 用内部信号 xx 对输入信号进行信号采集与寄存 由于调制信号的频率为 250KHz 为了保证输入信号不会漏掉故在每次时钟信号上升沿的时候都对本部分的输入信 号进行采集 而从上部分的调制信号分析可知当输入 x 为 1 或 0 时 对应的 都是 20 个时钟周期 因此本部分输入信号采集周期也应为 20 个时钟周期 故设采 集信号计数器 q 19 由上面的结果图分析可知 解调信号落后输入信号约 100us 即 5 个输入信号周期 这是因为每 20 个时钟周期都将计算输入信号的脉冲数并存 入内部脉冲计数器 m 当 m 3 的时候则判定解调信号输出为 1 否则为 0 上图中的解调信号为 101010011x 同输入信号 1010100110 进行对比可知解调信 号和输入信号 x 基本相同 本模块仿真成功 3 5 ASK3 5 ASK 调制解调联合对比调制解调联合对比 上述对 ASK 的调制与解调分别进行了单独的分析 符合预期 但分开的模块不 方便进行直接的对比 故在此部分将对 ASK 的解调功能模块与解调功能模块进行整 合 对输入信号 x 与调制信号 y 以及解调信号 xout 进行直接对比 1 ASK 调制与解调模块连接 将两个模块放入同一个 BLOCK 文件 并将输入输 出管脚进行连接 将调制模块输出的调制信号连接至解调模块并作为解调模块的输 入信号 连接好以后如图 3 20 所示 图 3 20 调制与解调功能模块连接 第 22 页 共 35 页 2 生成调制解调双功能模块并连接输入输出管脚 连接好后如图 3 21 所示 图 3 21 调制与解调双功能模块管脚连接 3 设置时钟及输入信号 为了便于同单独的调制解调模块进行对比 本联合 模块依然采用 1MHz 的时钟频率 且输入信号 x 为 1010100110 将以上都设置好以 后进行仿真 仿真结果如图 3 22 所示 图 3 22 联合仿真结果 从上图对比分析可知 输入信号为 1010100110 输入信号周期为 20us 调制信 号为 1010101010101010101000000000001011010101010010101000000000001010101010101010101000000000001010101010110101010101 010101010101001010101010100000000000 调制信号周周期为 4us 解调信号为 xx101010011x 将 输入信号与解调信号对比可知道两者基本一致 故将调制解调模块进行联合仿真是 成功的 能够准确将输入的基带信号进行 ASK 调制 并且将调制后的信号输入解调 模块能成功地将基带信号进行还原 本模块仿真成功 第 23 页 共 35 页 3 6 3 6 本章总结本章总结 在本章主要介绍了基于 VHDL 的 ASK 调制与解调的系统建模 并在建模的基础 上进行了相关功能的 VHDL 代码的编写 第二部分主要介绍了 VDHL 及 CPLD 的一些 相关知识 以及本次研究工作的软件平台 MAXPLUSII 的一些相关操作 第三部分主 要是对本次建立的系统模型 在 MAXPLUSII 平台上进行了相关的实现并进行简单的 仿真与总结 在对 ASK 调制模块与解调模块进行单独的分析后 将两模块连接起来进行联合 仿真对比输入信号与解调信号及解调还原的基带信号 第 24 页 共 35 页 4 4 基于基于 VHDLVHDL 的的 MASKMASK 调制系统设计与仿真调制系统设计与仿真 4 1 4 1 多进制振幅调制多进制振幅调制 MASK 又称多进制数字调制法 在二进制数字调制中每个符号只能表示 0 和 1 1 或 1 但在许多实际的数字传输系统中却往往采用多进制的数字调制方式 与二进制数字调制系统相比 多进制数字调制系统具有如下两个特点 第一 在 相同的信道码源调制中 每个符号可以携带 log2M 比特信息 因此 当信道频带受 限时可以使信息传输率增加 提高了频带利用率 但由此付出的代价是增加信号功 率和实现上的复杂性 第二 在相同的信息速率下 由于多进制方式的信道传输 速率可以比二进制的低 因而多进制信号码源的持续时间要比二进制的宽 加宽码 元宽度 就会增加信号码元的能量 也能减小由于信道特性引起的码间干扰的影响 等 近些年 采用高稳定自动增益 分集接收技术 自适应均衡等一系列措施 使 其也可在微波中继线路中应用 19 4 2 4 2 基于基于 VHDLVHDL 的的 MASKMASK 调制系统实现调制系统实现 1 对 MASK 调制系统进行 VHDL 建模如图 4 1 所示 图 4 1 MASK 的 VHDL 建模 系统的输入端由时钟信号 clk 调制控制信号 start 以及基带信号 由时钟信 号经 8 分频完成对输入信号的串并转换 即将输入的一路二进制信号转为 4 位并行 信号 再将 4 位并行信号转为 8 位 DAC 信号 最后再将时钟信号经过一个 4 分频器 与 8 位 DAC 数据进行 ASK 的调制 最后将调制信号送给一个 D A 转换芯片 芯片输 出即为调制后的模拟信号 根据上述的 VHDL 建模 编写 VHDL 仿真程序如下 见附 录 时钟信号 控制信号 基带信号 8 分频 串 并转换 译码 ASK 调制 D A 转换 调制信号 第 25 页 共 35 页 2 对输入的 VHDL 代码生成原件并连接相应管脚如图 4 2 所示 图 4 2 MASK 功能模块连接好管脚 3 对模块进行波形仿真 仿真结果如图 4 3 所示 在图 4 3 中 输入信号为 1011001010001010001000 输入信号周期为 160ns 系 统时钟周期为 40ns 当调制控制信号 START 为真时 系统开始进行调制 时钟上 升沿时系统完成基带信号的串并转换 系统内部信号寄存器 XX 对输入的基带信号 进行进行四位并行数据到八位 DAC 数据的转换 当内部记数器 q 7 时完成基带信号 的串并转换 当内部记数器 qq 1 时完成并行码到 DAC 数据的转换 输出 y 为系统 时钟 qq 分频即四分频 第 26 页 共 35 页 5 5 总结总结 本文对基于 VHDL 的二进制振幅 ASK 调制与解调做了一定的研究 由于软硬 件的要求 选取了 CPLD 结合 VHDL 在 MAXPLUSII 软件平台上进行仿真研究以探究 ASK 的调制波形是否与预期相符 考虑到实际硬件的要求 对此次仿真所采用的时 钟周期为 1us 即时钟频率为 1MHz 而仿真结果与预期相同 即在 CPLD 上实现 ASK 的调制功能是完全可行的 在对 ASK 的解调模块设计时 考虑到结果的可对比性 对解调时钟采用与调制信号相同的时钟频率 且将调制部分输出的调制信号作为解 调部分的输入信号 对此信号进行解调 同时将解调信号与基带信号进行对比 以 判断解调模块是否能按预期将基带信号还原 仿真结果符合预期 本次设计的 ASK 调制与解调系统运行稳定 在 CPLD FPGA 上实现 ASK 的解调也是完全可行的 本次 对基于 VHDL 的 ASK 系统的调制与解调仿真获得了比较满意的成果 在获得上述成功的前提下 对基于 MASK 的调制与解调又做了简单的研究 对 MASK 进行 VHDL 建模 并对其进行 VHDL 描述 且对生成的功能模块进行仿真获得 的结果与基本理论符合 仿真获得成功 第 27 页 共 35 页 附附 录录 1 ASK1 ASK 调制调制 VHDLVHDL 程序程序 library ieee use ieee std logic arith all use ieee std logic 1164 all use ieee std logic unsigned all entity PL ASK is port clk in std logic 系统时钟 start in std logic 开始调制信号 x in std logic 基带信号 y out std logic 调制信号 end PL ASK architecture behav of PL ASK is signal q integer range 0 to 3 分频计数器 signal f std logic 载波信号 begin process clk begin if clk event and clk 1 then if start 0 then q 0 elsif q 1 then f 1 q q 1 改变 q 后面数字的大小 就可以改变 载波信号的占空比 elsif q 3 then f 0 q 0 改变 q 后面数字的大小 就可以改变 载波信号的频率 第 28 页 共 35 页 else f 0 q q 1 end if end if end process y x and f 对基带码进行调制 end behav 2 ASK2 ASK 解调解调 VHDLVHDL 程序程序 library ieee use ieee std logic arith all use ieee std logic 1164 all use ieee std logic unsigned all entity P ASK is port clk in std logic 系统时钟 start in std logic 同步信号 x in std logic 调制信号 y out std logic 基带信号 end PL ASK2 architecture behav of PL ASK2 is signal q integer range 0 to 10 计数器 signal xx std logic 寄存 x 信号 signal m integer range 0 to 5 计 xx 的脉冲数 begin process clk 对系统时钟进行 q 分频 第 29 页 共 35 页 begin if clk event and clk 1 then xx x clk 上升沿时 把 x 信号赋给中 间信号 xx if start 0 then q 0 if 语句完成 q 的循环计数 elsif q 11 then q 0 else q q 1 end if end if end process process xx q 此进程完成 ASK 解调 begin if q 11 then m 0 m 计数器清零 elsif q 10 then if m 3 then y 0 if 语句通过对 m 大小 来判决 y 输出 的电平 else y 1 end if elsif xx event and xx 1 then m m 1 计 xx 信号的脉冲个数 end if end process end behav 3 MASK3 MASK 调制调制 VHDLVHDL 程序程序 library ieee 第 30 页 共 35 页 use ieee std logic arith all use ieee std logic 1164 all use ieee std logic unsigned all entity PL MASK is port clk in std logic 系统时钟 start in std logic 开始调制信号 x in std logic 基带信号 y out std logic vector 7 downto 0 8 位 DAC 数据 end PL MASK architecture behav of PL MASK is signal q integer range 0 to 7 计数器 signal qq integer range 0 to 3 计数器 signal xx std logic vector 3 downto 0 并行数据寄存器 signal yy std logic vector 7 downto 0 8 位 DAC 数据寄存器 begin process clk 此进程完成基带信号的串并转换 完成 4 位并行数据到 8 位 DAC 数据的译码 begin if clk event and clk 1 then if start 0 then q 0 elsif q 0 then q 1 xx 3 x if xx 3 1 then yy xx if 语句完成 4 位并行数据到 8 位 DAC 数据转换 elsif xx 2 1 then yy xx 第 31 页 共 35 页 elsif xx 1 1 then yy xx elsif xx 0 1 then yy xx else yy xx end if elsif q 2 then q 3 xx 2 x e