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高速解调器设计 武汉大学电子信息学院2009年10月 报告纲要 总体概述硬件平台解调算法 主要功能 实现10 800Mbps的数字解调 调制方式 可选BPSK QPSK SQPSK UQPSK 8PSK 可选择差分译码 总体方案 QPSK符号速率最高达400MHz 直接采用4倍符号率采样 在数字域进行下变频和基带解调 最高采样速率1 6GHz 1 8并行解调结构 采样频率载波频率滚降系数为 中频带宽为 高速解调器的基本结构 报告纲要 总体概述硬件平台解调算法 高速解调的硬件平台 ADC芯片 ADC08D1500具体的参数特性为 转换精度 8Bits最大转换速率 1 5GSPS 普通模式 3GSPS DES模式信噪比SNR 44 5dB fIN 373MHz VIN FSR 0 5dB信噪失真比SINAD 43 9dB fIN 373MHz VIN FSR 0 5dB有效位数ENOB 7 0Bits 373MHz微分非线性DNL 0 15LSB积分非线性INL 0 3LSB ADC08D1500芯片内部结构框图 表1普通控制模式引脚设置与功能对照 FPGA StratixII系列FPGA采用台积电 TSMC 的1 2V 90nm SRAM工艺 密度和逻辑效率高 比相关竞争FPGA多出5 的逻辑和50 的存储器 DSP资源多出4倍 用户IO多出21 EP2S60F1020C3的资源列表 表2EP2S60F1020C3的资源列表 采样时钟的设计 锁相环频率合成器实现框图 ADC转换的时钟频率1GHz 1 5GHz 可编程设置 VCO选择Sirenza公司的VCO790 1500T 主要特性参数 输出频率范围 1000 2000MHz输出功率 6dBm输出相位噪声 120dBc Hz 100kHz谐波抑制度 二次谐波 9dBc 三次谐波 18dBc最大杂散 80dBc调谐电压 1000MHz 2 2V 2000MHz 18V输出阻抗 50 PLL频率合成器选择ADI公司的ADF4112 主要特性参数 RF输入频率 0 1 3 0GHz可编程双模预分频器 可为8 9 16 17 32 33 64 65可编程电荷泵电流模拟和数字锁相三线串行接口 环路滤波器电路 任意速率的时钟产生 SiliconLaboratories 芯科实验室有限公司 日前发布全新的时钟发生器和缓冲器系列 可为业界提供最大的频率灵活性 基于SiliconLabs突破性的MultiSynth技术 Si5338能合成从0 16至350MHz间的任何频率 并能在每个装置的四个不同输出选择高达700MHz的频率 以一个单芯片取代四个分立式锁相环 PLL 器件 Si5338能针对许多不同器件同步产生低抖动时钟 包括处理器 FPGA ASIC 存储器和物理层收发器 可产生四个差分或是八个单端输出 每一输出时钟还能根据供应电压 1 5V 1 8V 2 5V 3 3V 和信号格式 LVPECL LVDS CMOS HCSL SSTL HSTL 各自配置 Si5338的内部结构 串行输出接口的设计 DS92LV16内含16 1LVDS串化器和1 16解串器 最高发送与接收速率可达1 28Gbps发送与接收频率范围 25MHz 80MHz发送与接收并行位宽 16bits独立的发送与接收时钟 使能控制脚具有接收时钟锁定指示串行端电平为BLVDS标准 比LVDS驱动能力更强方便的本地与线路回环两种测试模式 DS92LV16应用电路 高速解调器硬件平台的顶视图 高速解调器硬件平台的底视图 报告纲要 总体概述硬件平台解调算法 QPSK解调 常用QPSK解调的结构 载波恢复 Costas环 数字化环路滤波器原理框图 符号同步 全数字化符号同步方案 Gardner环 Gardner环原理结构框图 内插器 FIR结构的立方内插原理框图 Farrow结构立方内插原理框图 GardnerTED算法 GardnerTED实现框图 算法仿真 QPSK调制和解调 QPSK解调的结构 载波恢复 Gardner定时误差检测 内插器估值 PSK信号的符号错误概