实验35 数字集成电路的Verilog描述与仿真.ppt

实验35数字集成电路的Verilog描述与仿真 实验目的和意义 硬件描述语言仿真分析是数字集成电路设计的重要手段之一 场效应器件物理 数字集成电路设计等理论课程的重要实践 培养和提高数字集成电路语言描述与仿真分析能力 强化理论联系实际和灵活应用所学知识的能力 完成电路功能理解 语言描述 模拟分析 时序验证 module模块名 端口列表 端口说明 input output inout 参数定义数据类型定义连续赋值语句 assign 过程块 initial和always 行为描述语句底层模块实例任务和函数延时说明块endmodule VerilogHDL模块描述方式 Verilog模块代表硬件上的逻辑实体范围可以从简单的门到整个电路系统模块描述方式有行为描述 结构描述两种描述方式 行为描述采用与高级语言类似的方式 通过行为语言实现具有很强的通用性和有效性可以使用initial和always过程语句结构描述 结构描述采用预定义的基本元件实例进行描述通过监控实例的输入 任何一个发生变化 便重新运算并输出 VerilogHDL模块描述方式 行为描述实例 结构描述实例 VerilogHDL模块描述实例 moduleadder a b sum cout inputa b outputsum cout always aorb beginsum a b cout aendendmodule moduleadder a b sum cout inputa b outputsum cout wirew1 xorxor1 a b sum nandnand1 a b w1 notnot1 w1 cout endmodule 测试模块编写规则波形测试模块描述不规则波形测试模块描述 VerilogHDL测试模块描述实例 moduleadder test rega b initialbegin 5a 0 b 0 5a 1 5b 1 5a 0 5a 1 5b 0 5a 0 endadderadd1 a b sum cout endmodule moduleadder test rega b initialbegina 1 b 0 5a 1 5a 0 5a 1 5a 1 5a 0 endalways 5b b adderadd1 a b sum cout endmodule 仿真流程 文件存放英文路径新建工程 File New Project 源文件添加 鼠标右键addtoproject newfile 22 v veirlog文件类 完成模块和测试模块源代码编写 保存 编译 模拟 编译 模拟 将work文件夹中的测试模块名打开 在模拟文件夹中sim 将测试模块通过鼠标右键添加至波形产生器中 VerilogHDL仿真流程 仿真源程序仿真波形结果与处理结果 VerilogHDL仿真实例与波形处理 modulennnn f a inputa outputf notn1 f a endmodulemoduletest rega nnnnn1 f a initiala 0 always 20a a endmodule 波形处理流程调整仿真波形浏览窗口至可以完全放置在B5纸面Word文档内同时按下Ctrl Alt PrintScreen三键组合打开 开始 程序 附件 画图工具将屏拷信息拷贝到画图板中 即可得到下图所示图形 VerilogHDL仿真实例与波形处理 波形处理流程在画图板内 图像 反色即可得到下面图形 VerilogHDL仿真实例与波形处理 波形处理流程在画图板内 使用 取色 工具吸取白色 使用 用颜色填充 工具填充灰色区域 VerilogHDL仿真实例与波形处理 波形处理流程在画图板内 同时按下Ctrl PageDown组合键 放大图像进行文字部分局部填充 下面给出局部填充和完成后效果图 Ve