计算机组成原理课设 不恢复余数的无符号阵列除法器.doc

沈阳航空航天大学 课课 程程 设设 计计 报报 告告 课程设计名称 计算机组成原理课程设计计算机组成原理课程设计 课程设计题目 不恢复余数的无符号数阵列除法不恢复余数的无符号数阵列除法 器的设计器的设计 院 系 计算机学院 专 业 网络工程 班 级 学 号 姓 名 吴子娇 指导教师 完成日期 2011年1月14日 沈阳航空航天大学课程设计报告 目目 录录 第第 1 章章 总体设计方案总体设计方案 1 1 1 设计原理 1 1 2设计思路 2 1 3 设计环境 3 第第 2 章章 详细设计方案详细设计方案 5 2 1 顶层方案图的设计与实现 5 2 1 1 创建顶层图形设计文件 5 2 1 2 器件的选择与引脚锁定 6 2 1 3 编译 综合 适配 7 2 2 功能模块的设计与实现 7 2 3 仿真调试 9 第第 3 章章 编程下载与硬件测试编程下载与硬件测试 13 3 1 编程下载 13 3 2 硬件测试及结果分析 13 参考文献参考文献 15 附录 电路原理图 附录 电路原理图 16 沈阳航空航天大学课程设计报告 0 第 1 章 总体设计方案 1 1 设计原理设计原理 和阵列乘法器非常相似 阵列除法器也是一种并行运算部件 采用大规模集 成电路制造 与早期的串行除法器相比 阵列除法器不仅所需的控制线路少 而 且能提供令人满意的高速运算速度 阵列除法器有多种形式 如不恢复余数阵列除法器 补码阵列除法器等等 本实验设计的是不恢复余数阵列除法器 本实验是利用一个可控加法 减法 CAS 单元所组成的流水阵列来实现的 一 个可控加法 减法 CAS 单元包含一个全加器和一个控制加减的异或门 用于并行 除法流水逻辑阵列中 逻辑结构图如图 1 1 所示 图图 1 1 不恢复余数阵列除法器的不恢复余数阵列除法器的逻辑结构图逻辑结构图 它有四个输出端和四个输入端 本位输入 Ai 及 Bi 低位来进位 或借位 信号 Ci 加减控制命令 P 输出本位和 差 Si 及进位信号 Ci 1 除数 Bi 要供 给各级加减使用 所以又输往下一级 当输入线 P 0 时 CAS 作加法运算 当 沈阳航空航天大学课程设计报告 1 P 1 时 CAS 作减法运算 CAS 单元的输入与输出的关系可用如下一组逻辑方程来表示 Si Ai Bi P Ci Ci 1 Ai Ci Bi P AiCi 当 P 0 时 Si Ai Bi Ci Ci 1 AiBi BiCi AiCi 当 P 1 时 则得求差公式 Si Ai Bi Ci Ci 1 AiBi BiCi AiCi 其中 Bi Bi 1 在减法情况下 输入 Ci 称为借位输入 而 Ci 1 称为借位输出 本实验采用不恢复余数的方法设计这个阵列除法器 不恢复余数的除法也就 是加减交替法 在不恢复余数的除法阵列中 每一行所执行的操作究竟是加法还 是减法 取决于前一行输出的符号与被除数的符号是否一致 当出现不够减时 部分余数相对于被除数来说要改变符号 这时应该产生一个商位 0 除数首 先沿对角线右移 然后加到下一行的部分余数上 当部分余数不改变它的符号时 即产生商位 1 下一行的操作应该是减法 在本次设计中被除数 除数 商 余数的符号位恒为零 被除数为 X X1X2X3X4X5X6X7X8 除数为 Y Y1Y2Y3Y4 商为 C C1C2C3C4 余数为 S S1S2S3S4S5S6S7S8 被除数 X 是由顶部一行和最右边的对角线上的垂直输入线来 提供的 除数 Y 是沿对角线方向进入这个阵列 至于作加法还是减法 由控制信 号 P 决定 即当输入线 P 0 时 CAS 作加法运算 当 P 1 时 CAS 作减法运算 1 2设计思路设计思路 是用一个可控加法 减法 CAS 单元所组成的流水阵列来实现的 推广到一 般情况 一个 m 位除 n 位的加减交替除法阵列由 mn 个 CAS 单元组成 其中两 个操作数 被除数与除数 都是正的 其中被除数为 X 0 X1X2X3X4X5X6X7X8 除 沈阳航空航天大学课程设计报告 2 数为 Y 0 Y1Y2Y3Y4 商为 C 0 C1C2C3C4 它的余数为 S 0 000S4S5S6S7S8 阵列 为 8 4 阵列 单元之间的互联是用 m 8 n 4 的阵列来表示的 被除数 X 是一个 4 位的 小数 X 0 X1X2X3X4X5X6X7X8 它是由顶部一行和最右边的对角线上的垂直输入 线来提供的 除数 Y 是一个 4 位的小数 Y 0 Y1Y2Y3 Y4 它沿对角线方向进入 这个阵列 因为 在除法中所需要的部分余数的左移 可以用下列等效的操作 来代替 即让余数保持固定 而将除数沿对角线右移 商 C 是一个 4 位的小数 C 0 C1C2C3C4 它在阵列的左边产生 余数 R 是一个 8 位的小数 S 0 000S4S5S6S7S8 它在阵列的最下一行产生 最上面一行所执行的初始操作经常是减法 因此最上面一行的控制线 P 置成 1 减法是用 2 的补码运算来实现的 这时右端各 CAS 单元上的反馈线用作初 始的进位输入 每一行最左边的单元的进位输出决定着商的数值 将当前的商反 馈到下一行 我们就能确定下一行的操作 由于进位输出信号指示出当前的部分 余数的符号 因此 它将决定下一行的操作将进行加法还是减法 不恢复余数阵列除法器来说 在进行运算时 沿着每一行都有进位 或借位 传播 同时所有行在它们的进位链上都是串行连接 采用细胞模块和门电路等逻辑部件设计并实现阵列除法功能 设计的原理图 调试后形成 liufei3 bit 文件并下载到 XCV200 可编程逻辑芯片中 经硬件测试 验证设计的正确性 1 3 设计环境设计环境 硬件环境 伟福 COP2000 型计算机组成原理实验仪 XCV200 实验板 微机 EDA 环境 Xilinx foundation f3 1 设计软件 如图 1 2 1 3 所示 沈阳航空航天大学课程设计报告 3 图图 1 2 Xilinx foundation f3 1 设计平台设计平台 图图 1 3 COP2000 计算机组成原理集成调试软件计算机组成原理集成调试软件 沈阳航空航天大学课程设计报告 4 第 2 章 详细设计方案 2 1 顶层方案图的设计与实现顶层方案图的设计与实现 顶层方案图实现阵列除法器的逻辑功能 采用原理图设计输入方式完成 电 路实现基于 XCV200 可编程逻辑芯片 在完成原理图的功能设计后 把输入 输出 信号安排到 XCV200 指定的引脚上去 实现芯片的引脚锁定 2 1 1 创建顶层图形设计文件创建顶层图形设计文件 顶层设计采用了原理图设计输入方式 图形文件主要由可控加法 减法 CAS 单 元构成 由 32 个 CAS 模块组装而成的一个完整的设计实体 可利用 Xilinx foundation f3 1 ECS 模块实现顶层图形文件的设计 顶层图形文件结构如图 2 1 所示 图图 2 1 不恢复余数的无符号数阵列除法器的顶层设计图形文件结构不恢复余数的无符号数阵列除法器的顶层设计图形文件结构 图 2 1 所示的阵列除法器的顶层文件结构是由一个阵列除法器通过 Xilinx foundation f3 1 封装后构成 其中 X1X2X3X4X5X6 X7X8为被除数 Y1Y2Y3 Y4为除数 P 为加减控制端 1 为减法 0 为加法 C1C2C3C4为商 S1S2S3S4S5S6S7S8为余数 其电路原理如图 2 2 所示 沈阳航空航天大学课程设计报告 5 图图 2 2 阵列除法器电路图阵列除法器电路图 2 1 2 器件的选择与引脚锁定器件的选择与引脚锁定 1 器件的选择 器件的选择 由于硬件设计环境是基于伟福 COP2000 型计算机组成原理实验仪和 XCV200 实验板 故采用的目标芯片为 Xilinx XCV200 可编程逻辑芯片 2 引脚锁定 引脚锁定 把顶层图形文件中的输入 输出信号安排到 Xilinx XCV200 芯片指定的引脚 上去 实现芯片的引脚锁定 各信号及 Xilinx XCV200 芯片引脚对应关系如表 2 1 所示 沈阳航空航天大学课程设计报告 6 表表 2 1 信号和芯片引脚对应关系信号和芯片引脚对应关系 图形文件中的输入图形文件中的输入 输出信号输出信号XCV200芯片引脚信号芯片引脚信号 X1P033 X2P034 X3P035 X4P036 X5P038 X6P039 X7P040 X8P041 Y1P056 Y2P055 Y3P054 Y4P053 C1P147 C2P152 C3P178 C4P184 S1P078 S2P093 S3P099 S4P107 S5P108 S6P109 S7P124 S8P125 PP063 2 1 3 编译 综合 适配编译 综合 适配 利用 XilinxXilinx foundationfoundation f3 1f3 1 的原理图编辑器对顶层图形文件进行编译 并最终生成网络表文件 利用设计实现工具经综合 优化 适配 生成可供时序 仿真的文件和器件下载编程文件 2 2 功能模块的设计与实现功能模块的设计与实现 阵列除法器的底层设计包括 32 个可控加法 减法 CAS 模块 设计时这个模 可控加法 减法 CAS 模块由 2 个或门 3 个异或门和 4 个与门逻辑组合成电路实 现 可控加法 减法 CAS 模块逻辑图如图 2 3 所示 沈阳航空航天大学课程设计报告 7 图图 2 3 可控加法 减法可控加法 减法 CAS 单元逻辑图单元逻辑图 为了在为能在图形编辑器 原理图设计输入方式 中调用可控加法 减法 CAS 芯片需要把它封装 可利用 Xilinx foundation f3 1 编译器中的如下步 骤实现 Tools Symbol Wizard 下一步 XIN YIN PIN CIN 为 4 个输入信 号 YOUT POUT COUT SOUT 为 4 个输出信号 其元件图形符号如图 2 4 所示 图图 2 4 控制器元件图形符号控制器元件图形符号 对创建的控制器模块进行功能仿真 验证其功能的正确性 可用 Xilinx Foundation f3 1 编译器 CAS 模块实现 按照表 2 2 的输入信号进行仿真 仿 真结果如图 2 5 所示 沈阳航空航天大学课程设计报告 8 表表 2 2 仿真数据理论结果仿真数据理论结果 输入信号输入信号输出信号输出信号 XINYINPINCINCOUTPOUTSOUTYOUT 11111101 00010010 10011000 10000010 图图 2 5 CAS 功能仿真波形结果功能仿真波形结果 将仿真结果与由仿真表 2 2 中的输出信号的理论之相比较 发现仿真结果正 确 所以可控加法 减法 CAS 模块设计正确 2 3 仿真调试仿真调试 仿真调试主要验证设计电路逻辑功能 时序的正确性 本设计中主要采用功 能仿真方法对设计的电路进行仿真 1 建立仿真波形文件及仿真信号选择 建立仿真波形文件及仿真信号选择 功能仿真时 首先建立仿真波形文件 选择仿真信号 对选定的输入信号设 置参数 以一组数据为例 选定的仿真信号和设置的参数如表 2 3 所示 沈阳航空航天大学课程设计报告 9 表表 2 3 仿真信号选择和参数设置仿真信号选择和参数设置 输入信号输入信号输出信号输出信号 X10Y11C1S1 X20Y21C2S2 X30Y31C3S3 X40Y41C4S4 X50S5 X60S6 X71S7 X81S8 P1 2 功能仿真结果与分析 功能仿真结果与分析 当被除数 X 00000011 除数 Y 1111 时 得出商的理论值 C 0001 余数的理论 值 S 00001001 将理论值与功能仿真波形结果图 图 2 6 仿真数据理论结果表 表 2 4 相比较 发现结果完全一致 可以看出功能仿真结果是正确的 进而说明电路设 计的正确性 沈阳航空航天大学课程设计报告 10 图图 2 6 功能仿真波形结果功能仿真波形结果 沈阳航空航天大学课程设计报告 11 表表 2 4 仿真数据理论结果仿真数据理论结果 输入信号输入信号 输出信号输出信号 X10Y11C10S10 X20Y21C20S20 X30Y31C30S30 X40Y41C41S40 X50S51 X60S60 X71S70 X81S81 P1 沈阳航空航天大学课程设计报告 12 第 3 章 编程下载与硬件测试 3 1 编程下载编程下载 利用 COP2000 仿真软件的编程下载功能 将得到 liufei3 bit 文件下载到 XCV200 实验板的 XCV200 可编程逻辑芯片中 3 2 硬件测试及结果分析硬件测试及结果分析 利用 XCV200 实验板进行硬件功能测试 不恢复余数的无符号数阵列除法器 的输入数据通过 XCV200 实验板的输入开关实现 输出数据通过 XCV200 实验板的 发光二级管实现 其对应关系如表 3 1 所示 表表 3 1 XCV200 实验板信号对应关系实验板信号对应关系 图形文件中的输入图形文件中的输入 输出信号输出信号XCV200芯片引脚信号芯片引脚信号XCV200实验板实验板 X1P033 K4 7 X2P034 K4 6 X3P035 K4 5 X4P036 K4 4 X5P038 K4 3 X6P039 K4 2 X7P040 K4 1 X8P041 K4 0 PP063 K2 7 Y1P056 K3 7 Y2P055 K3 6 Y3P054 K3 5 Y4P053 K3 4 C1P147A7 C2P152A6 C3P178A5 C4P184A4 S1P078B7 S2P093B6 S3P099B5 S4P107B4 S5P108B3 S6P109B2 S7P124B1 S8P125B0 沈阳航空航天大学课程设计报告 13 用表 2 3 中的输入参数作为输入数据 逐个测试输出结果 即用 XCV200 实 验板的开关 K4 K3 及 K2 控制数据输入 同时观察发光二极管显示结果 得到如 图 3 1 所示的硬件测试结果 图图 3 1 硬件测试结果图硬件测试结果图 可以看出硬件测试结果商为 0001 余数为 00001001 符号位均为 0 与表 2 4 中的理论值相同 说明电路设计完全正确 阵列除法器设计成功 沈阳航空航天大学课程设计报告 14 参考文献 1 曹昕燕 EDA 技术实验与课程设计 M 北京 清华大学出版社 2006 2 范延滨 微型计算机系统原理 接口与 EDA 设计技术 M 北京 北京邮电大 学出版社 2006 3 王爱英 计算机组成与结构 第 4 版 M 北京 清华大学出版社 2006 4 杜建国 Verilog HDL 硬件描述语言 M 北京 国防工业出版社 2004 5 王冠 Verilog HDL 与数字电路设计 M 北京 机械工业出版社 2005 6 柳春风 电子设计