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集成电路封装知识 电子封装是一个富于挑战、引人入胜的领域。它是集成电路芯片生产完成后不可缺少的一道工序，是器件到系统的桥梁。封装这一生产环节对微电子产品的质量和竞争力都有极大的影响。按目前国际上流行的看法认为，在微电子器件的总体成本中，设计占了三分之一，芯片生产占了三分之一，而封装和测试也占了三分之一，真可谓三分天下有其一。封装研究在全球范围的发展是如此迅猛，而它所面临的挑战和机遇也是自电子产品问世以来所从未遇到过的；封装所涉及的问题之多之广，也是其它许多领域中少见的，它需要从材料到工艺、从无机到聚合物、从大型生产设备到计算力学等等许许多多似乎毫不关连的专家的协同努力，是一门综合性非常强的新型高科技学科。 什么是电子封装 (electronic packaging)? 封装最初的定义是：保护电路芯片免受周围环境的影响（包括物理、化学的影响）。所以，在最初的微电子封装中，是用金属罐 (metal can) 作为外壳，用与外界完全隔离的、气密的方法，来保护脆弱的电子组件。但是，随着集成电路技术的发展，尤其是芯片钝化层技术的不断改进，封装的功能也在慢慢异化。通常认为，封装主要有四大功能，即功率分配、信号分配、散热及包装保护，它的作用是从集成电路器件到系统之间的连接，包括电学连接和物理连接。目前，集成电路芯片的 I/O 线越来越多，它们的电源供应和信号传送都是要通过封装来实现与系统的连接；芯片的速度越来越快，功率也越来越大，使得芯片的散热问题日趋严重；由于芯片钝化层质量的提高，封装用以保护电路功能的作用其重要性正在下降。电子封装的类型也很复杂。从使用的包装材料来分，我们可以将封装划分为金属封装、陶瓷封装和塑料封装；从成型工艺来分，我们又可以将封装划分为预成型封装 (pre-mold) 和后成型封装（ post-mold ）；至于从封装外型来讲，则有 SIP(single in-line package) 、 DIP(dual in-line package) 、 PLCC(plastic-leaded chip carrier) 、 PQFP(plastic quad flat pack) 、 SOP(small-outline package) 、 TSOP(thin small-outline package) 、 PPGA(plastic pin grid array) 、 PBGA(plastic ball grid array) 、 CSP (chip scale package) 等等；若按第一级连接到第二级连接的方式来分，则可以划分为 PTH (pin-through-hole) 和 SMT （ surface-mount-technology ）二大类，即通常所称的插孔式（或通孔式）和表面贴装式。 金属封装是半导体器件封装的最原始的形式，它将分立器件或集成电路置于一个金属容器中，用镍作封盖并镀上金。金属圆形外壳采用由可伐合金材料冲制成的金属底座，借助封接玻璃，在氮气保护气氛下将可伐合金引线按照规定的布线方式熔装在金属底座上，经过引线端头的切平和磨光后，再镀镍、金等惰性金属给与保护。在底座中心进行芯片安装和在引线端头用铝硅丝进行键合。组装完成后，用 10 号钢带所冲制成的镀镍封帽进行封装，构成气密的、坚固的封装结构。金属封装的优点是气密性好，不受外界环境因素的影响。它的缺点是价格昂贵，外型灵活性小，不能满足半导体器件日益快速发展的需要。现在，金属封装所占的市场份额已越来越小，几乎已没有商品化的产品。少量产品用于特殊性能要求的军事或航空航天技术中。 陶瓷封装是继金属封装后发展起来的一种封装形式，它象金属封装一样，也是气密性的，但价格低于金属封装，而且，经过几十年的不断改进，陶瓷封装的性能越来越好，尤其是陶瓷流延技术的发展，使得陶瓷封装在外型、功能方面的灵活性有了较大的发展。目前， IBM 的陶瓷基板技术已经达到 100 多层布线，可以将无源器件如电阻、电容、电感等都集成在陶瓷基板上，实现高密度封装。陶瓷封装由于它的卓越性能，在航空航天、军事及许多大型计算机方面都有广泛的应用，占据了约 10 左右的封装市场（从器件数量来计）。陶瓷封装除了有气密性好的优点之外，还可实现多信号、地和电源层结构，并具有对复杂的器件进行一体化封装的能力。它的散热性也很好。缺点是烧结装配时尺寸精度差、介电系数高（不适用于高频电路），价格昂贵，一般主要应用于一些高端产品中。 相对而言，塑料封装自七十年代以来发展更为迅猛，已占据了 90 （封装数量）以上的封装市场份额，而且，由于塑料封装在材料和工艺方面的进一步改进，这个份额还在不断上升。塑料封装最大的优点是价格便宜，其性能价格比十分优越。随着芯片钝化层技术和塑料封装技术的不断进步，尤其是在八十年代以来，半导体技术有了革命性的改进，芯片钝化层质量有了根本的提高，使得塑料封装尽管仍是非气密性的，但其抵抗潮气侵入而引起电子器件失效的能力已大大提高了，因此，一些以前使用金属或陶瓷封装的应用，也已渐渐被塑料封装所替代。 SIP 是从封装体的一边引出管脚。通常，它们是通孔式的，管脚插入印刷电路板的金属孔内。这种形式的一种变化是锯齿型单列式封装 (ZIP) ，它的管脚仍是从封装体的一边伸出 ，但排列成锯齿型。这样，在一个给定的长度范围内，提高了管脚密度。 SIP 的吸引人之 处在于它们占据最少的电路板空间，但在许多体系中，封闭式的电路板限制了 SIP 的高度 和应用。 DIP 封装的管脚从封装体的两端直线式引出。 DIP 的外形通常是长方形的，管脚从长的一边伸出。绝大部分的 DIP 是通孔式，但亦可是表面贴装式。对 DIP 来说，其管脚数通常在 8 至 64 （ 8 、 14 、 16 、 18 、 20 、 22 、 24 、 28 、 40 、 48 、 52 和 64 ）之间，其中， 24 至 40 管脚 数的器件最常用于逻辑器件和处理器，而 14 至 20 管脚的多用于记忆器件，主要取决于记 忆体的尺寸和外形。 当器件的管脚数超过 48 时， DIP 结构变得不实用并且浪费电路板空间。称为芯片载体 (ch ip carrier) 或 quad 的封装，四边都有管脚，对高引脚数器件来说，是较好的选择。之所 以称之为芯片载体，可能是由于早期为保护多引脚封装的四边引脚，绝大多数模块是封 装在预成型载体中。而后成型技术的进步及塑料封装可靠性的提高，已使高引脚数四边 封装成为常规封装技术。其它一些缩写字可以区分是否有引脚或焊盘的互连，或是塑料 封装还是陶瓷封装体。诸如 LLC(lead chip carrier) ， LLCC(leadless chip carrier) 用 于区分管脚类型。 PLCC(plastic leaded chip carrier) 是最常见的四边封装。 PLCC 的管 脚间距是 0.050 英寸，与 DIP 相比，其优势是显而易见的。 PLCC 的引脚数通常在 20 至 84 之间（ 20 、 28 、 32 、 44 、 52 、 68 和 84 ）。 还有一种划分封装类型的参数是封装体的紧凑程度。小外形封装通常称为 SO ， SOP 或 SOI C 。它封装的器件相对于它的芯片尺寸和所包含的引脚数来说，在电路板上的印迹 (foot print) 是出乎寻常的小。它们能达到如此的紧凑程度是由于其引脚间距非常小，框架特 殊设计，以及模块厚度极薄。在 SO 封装结构中，两边或四边引脚设计都有。这些封装的 特征是在芯片周围的模封料及其薄，因而， SO 封装发展和可靠性的关键是模封料在防止 开裂方面的性能。 SOP 的引脚数一般为 8 、 14 和 16 。 四方扁平封装（ QFP ）其实是微细间距、薄体 LCC ，在正方或长方形封装的四周都有引脚。其管脚间距比 PLCC 的 0.050 英寸还要细，引脚呈欧翅型与 PLCC 的 J 型不同。 QFP 可以是塑料封装，可以是陶瓷封装，塑料 QFP 通常称为 PQFP 。 PQFP 有二种主要的工业标准，电子工业协会 (EIA) 的连接电子器件委员会 (Joint Electronic Device Committee, JEDEC) 注册的 PQFP 是角上有凸缘的封装，以便在运输和处理过程中保护引脚。在所有的引脚数和各种封装体尺寸中，其引脚间距是相同的，都为 0.025 英寸。日本电子工业协会 (EIAJ) 注册的 PQFP 没有凸缘，其引脚间距用米制单位，并有三种不同的间距： 1.0mm ， 0.8mm 和 0.65mm ，八种不同的封装体尺寸，从 10mm*10mm 到 40mm*40mm ，不规则地分布到三种不同的引脚间距上，提供十五种不同的封装形式，其引脚数可达 232 个。随着引脚数的增加，还可以增加封装的类型 ? 同一模块尺寸可以有不同的引脚数目，是封装技术的一个重要进展，这意味着同一模具、同一切筋打弯工具可用于一系列引脚数的封装。但是， EIAJ 的 PQFP 没有凸缘，这可能会引起麻烦，因为在运输过程中，必须把这些已封装好的器件放在一个特别设计的运输盒中，而 JEDEC 的 PQFP 只要置于普通的管子里就可以运输，因为凸缘可以使它们避免互相碰撞。 EIAJ 的 PQFP 的长方形结构还为将来高引脚数封装的互连密度带来好处。当引脚数大于 256 时，在 0.100 英寸间距的电路板上，长方形外形可达到较高的互连密度，这是因为周边的一些引脚可以通过模块下的通孔转换成平面引脚，达到 PGA 的互连密度。在正方形结构中，并非所有模块下的通孔均可以插入，必须有一些芯片的连接要转换到模块外形的外面，提高其有效互连面积。长方形结构可以使短边引脚数少于 64 个、引脚间距不大于 0.025 英寸 (1mm) 的所有引脚都插入模块底下的通孔中。 PQFP 最常见的引脚数是 84 、 100 、 132 、 164 和 196 。 当引脚数目更高时，采用 PQFP 的封装形式就不太合适了，这时， BGA 封装应该是比较好的 选择，其中 PBGA 也是近年来发展最快的封装形式之一。 BGA 封装技术是在模块底部或上表 面焊有许多球状凸点，通过这些焊料凸点实现封装体与基板之间互连的一种先进封装技 术。广义的 BGA 封装还包括矩栅阵列 (LGA) 和柱栅阵列 (CGA) 。矩栅阵列封装是一种没有焊 球的重要封装形式，它可直接安装到印制线路板 (PCB) 上，比其它 BGA 封装在与基板或衬 底的互连形式要方便得多，被广泛应用于微处理器和其它高端芯片封装上。 BGA 技术在二 十世纪九十年代中期开始应用，现在已成为高端器件的主要封装技术，同时，它仍处于上升期，发展空间还相当大。目前用于 BGA 封装的基板有 BT 树脂、柔性带、陶瓷、 FR-5 等等。在 BGA 封装中，基板成本要占总成本的 80 左右。 BT 树脂是 BGA 封装中应用最广的基板，同时，随着 BGA 封装在整个 IC 封装市场地位的不断提高，也导致对基板材料数量和种类的需求不断增长。 综上所述，电子封装技术所涉及的范围相当广泛，本培训课程不可能一一详述。在本节 中，将介绍最普遍的塑料封装技术及相关的一些材料。 一般所说的塑料封装，如无特别的说明，都是指转移成型封装 (transfer molding) ，封 装工序一般可分成二部分：在用塑封料包封起来以前的工艺步骤称为装配 (assembly) 或 前道操作 (front end operation) ，在成型之后的工艺步骤称为后道操作 (back end operation) 。在前道工序中，净化室级别为 100 到 1,000 级。有些成型工序也在净化室中进行 ，但是，机械水压机和预成型品中的粉尘，很难使净化室达到 10,000 级以上。一般来讲 ，随着硅芯片越来越复杂和日益趋向微型化，将使更多的装配和成型工序在粉尘得到控 制的环境下进行。转移成型工艺一般包括晶圆减薄 (wafer ground) 、晶圆切割 (wafer d icing or wafer saw) 、芯片贴装 (die attach or chip bonding) 、引线键合 (wire bon ding) 、转移成型 (transfer molding) 、后固化 (post cure) 、去飞边毛刺 (deflash) 、上焊锡 (solder plating) 、切筋打弯 (trim and form) 、打码 (marking) 等多道工序。下面 ，将对各个工序作简单的介绍。 晶圆减薄是在专门的设备上，从晶圆背面进行研磨，将晶圆减薄到适合封装的程度。由 于晶圆的尺寸越来越大（从 4 英寸、 5 英寸、 6 英寸，发展到 8 英寸、甚至 12 英寸），为了增加晶圆的机械强度，防止晶圆在加工过程中发生变形、开裂，晶圆的厚度也一直在增 加。但是，随着系统朝轻薄短小的方向发展，芯片封装后模块的厚度变得越来越薄，因此，在封装之前，一定要将晶圆的厚度减薄到可以接受的程度，以满足芯片装配的要求 。如 6 英寸晶圆，厚度是 675 微米左右，减薄后一般为 150 微米。在晶圆减薄的工序中，受力的均匀性将是关键，否则，晶圆很容易变形、开裂。 晶圆减薄后，可以进行划片 (saw ing or dicing) 。较老式的划片机是手动操作的，现在，一般的划片机都已实现全自动化。划片机同时配备脉冲激光束、钻石尖的划片工具或是包金刚石的锯刀。无论是部分划线还是完全分割硅片，锯刀都是最好的，因为它划出的边缘整齐，很少有碎屑和裂口产生。硅芯片常常称为 die ，也是由于这个装配工序（ die 的原意是骰子，即小块的方形物，划开后的芯片一般是很小的方形体，很象散落一地的骰子）。已切割下来的芯片要贴装到框架的中间焊盘 (die-paddle) 上。焊盘的尺寸要和芯片大小相匹配，若焊盘尺寸太大，则会导致引线跨度太大，在转移成型过程中会由于流动产生的应力而造成引线弯曲及芯片位移现象。贴装的方式可以是用软焊料（指 Pb-Sn 合金，尤其是含 Sn 的合金）、 Au-Si 低共熔合金等焊接到基板上，在塑料封装中最常用的方法是使用聚合物粘结剂 (polymer die adhesive) 粘贴到金属框架上。常用的聚合物是环氧 (epoxy) 或聚酰亚胺（ polyimide ），以 Ag （颗粒或薄片）或 Al2O3 作为填充料（ filler ），填充量一般在 75 到 80 之间，其目的是改善粘结剂的导热性，因为在塑料封装中，电路运行过程中产生的绝大部分热量将通过芯片粘结剂 框架散发出去。用芯片粘结剂贴装的工艺过程如下：用针筒或注射器将粘结剂涂布到芯片焊盘上（要有合适的厚度和轮廓，对较小芯片来讲，内圆角形可提供足够的强度，但不能太靠近芯片表面，否则会引起银迁移现象），然后用自动拾片机（机械手）将芯片精确地放置到芯片焊盘的粘结剂上面。对于大芯片，误差 25 微米（ 1 mil ），角误差 0.3 。对 15 到 30 微米厚的粘结剂，压力在 5N/cm2 。芯片放置不当，会产生一系列问题：如空洞造成高应力；环氧粘结剂在引脚上造成搭桥现象，引起内连接问题；在引线键合时造成框架翘曲，使得一边引线应力大，一边引线应力小，而且为了找准芯片位置，还会使引线键合的生产力降低，成品率下降。聚合物粘结剂通常需要进行固化处理，环氧基质粘结剂的固化条件一般是 150C ， 1 小时（也有用 186C ， 0.5 小时固化条件的）。聚酰亚胺的固化温度要更高一些，时间也更长。具体的工艺参数可通过差分量热仪（ Differential Scanning Calorimetry, DSC ）实验来确定。 在塑料封装中，引线键合是主要的互连技术，尽管现在已发展了 TAB(tape automated bonding) 、 FC(flip chip) 等其它互连技术，但占主导地位的技术仍然是引线键合技术。在塑料封装中使用的引线主要是金线，其直径一般在 0.025mm 到 0.032mm(1.00mil 到 1.25 mil) 。引线的长度常在 1.5mm 到 3mm (60mil 到 120mil) 之间，而弧圈的高度可比芯片所在平面到 0.75mm(30mil) 。键合技术有热压焊 (thermocompression) ，热超声焊 (thermosonic) 等。这些技术的优点是容易形成球形（所谓的球焊技术， ball bonding ），并且可以防止金线氧化。为了降低成本，也在研究用其它金属丝，如铝、铜、银、钯等来替代金丝键合。热压焊的条件是二种金属表面紧紧接触，控制时间、温度、压力，使得二种金属发生连接。表面粗糙（不平整）、有氧化层形成或是有化学沾污、吸潮等都会影响到键合效果，降低键合强度。热压焊的温度在 300C 到 400C ，时间一般为 40 毫秒（通常，加上寻找键合位置等程序，键合速度是每秒二线）。超声焊的优点是可避免高温，因为它用 20 到 60 KHz 的超声振动提供焊接所需的能量，所以，焊接温度可以降低一些。超声焊是所谓的楔焊（ wedge bonding ）而不是球焊（ ball bonding ），在引线与焊盘连接后，再用夹具或利刃切断引线（ clamp tear or table tear ）。楔焊的缺点是必须旋转芯片和基座，以使它们始终处于楔焊方向上，所以，楔焊的速度就必须放慢。它的优点是焊接面积与引线面积相差不大，可以用于微细间距 (fine pitch) 的键合。将热和超声能量同时用于键合，就是所谓的热超声焊。与热压焊相比，热超声焊最大的优点是将键合温度从 350 降到 250 左右（也有人认为可以用 100 到 150 的条件），这可以大大降低在铝焊盘上形成 Au-Al 金属间化合物的可能性，延长器件寿命，同时降低了电路参数的漂移。在引线键合方面的改进主要是因为需要越来越薄的封装，有些超薄封装的厚度仅有 0.4 毫米左右。所以，引线环（ loop ）从一般的 8 至 12 密尔（ 200 到 300 微米）减小到 4 至 5 密尔（ 100 到 125 微米），这样，引线的张力就很大，引线绷得很紧。楔焊的优点是可以用于微细间距焊盘上，适合于高密度封装，它甚至可用于焊盘间距小于 75 微米的键合，而若采用球焊，则 1 密尔（ 25 微米）的金丝，其球焊的直径在 2.5 到 4 密尔（ 63 至 102 微米）之间，要比楔焊大得多。 塑料封装的成型技术也有许多种，包括转移成型技术、喷射成型技术（ inject molding ）、预成型技术（ premolding ）等，但最主要的成型技术是转移成型技术 (transfer molding) 。转移成型使用的材料一般为热固性聚合物 (thermosetting polymer) 。所谓的热固性聚合物是指在低温时，聚合物是塑性的或流动的，但当将其加热到一定温度时，即发生所谓的交联反应 (cross-linking) ，形成刚性固体。再将其加热时，只能变软而不可能熔化、流动。在塑料封装中使用的典型成型技术的工艺过程如下：将已贴装好芯片并完成引线键合的框架带置于模具中，将塑封料的预成型块在预热炉中加热（预热温度在 90 到 95 之间），然后放进转移成型机的转移罐中。在转移成型活塞的压力之下，塑封料被挤压到浇道中，并经过浇口注入模腔（在整个过程中，模具温度保持在 170 到 175 左右）。塑封料在模具中快速固化，经过一段时间的保压，使得模块达到一定的硬度，然后用顶杆顶出模块，成型过程就完成了。用转移成型法密封微电子器件，有许多优点。它的技术和设备都比较成熟，工艺周期短，成本低，几乎没有后整理（ finish ）方面的问题，适合于大批量生产。当然，它也有一些明显的缺点：塑封料的利用率不高（在转移罐、壁和浇道中的材料均无法重复使用，约有 20 到 40 的塑封料被浪费）；使用标准的框架材料，对于扩展转移成型技术至较先进的封装技术（如 TAB 等）不利；对于高密度封装有限制。 对于大多数塑封料来说，在模具中保压几分钟后，模块的硬度足可以达到允许顶出，但是，聚合物的固化（聚合）并未全部完成。由于材料的聚合度（固化程度）强烈影响材料的玻璃化转变温度及热应力，所以，促使材料全部固化以达到一个稳定的状态，对于提高器件可靠性是十分重要的，后固化就是为了提高塑封料的聚合度而必须的工艺步骤，一般后固化条件为 170 到 175 ， 2 至 4 小时。目前，也发展了一些快速固化（ fast cure molding compound ）的塑封料，在使用这些材料时，就可以省去后固化工序，提高生产效率。 在封装成型过程中，塑封料可能会从二块模具的合缝处渗出来，流到模块外的框架材料上。若是塑封料只在模块外的框架上形成薄薄的一层，面积也很小，通常称为树脂溢出（ resin bleed ）。若渗出部分较多、较厚，则称为毛刺（ flash ）或是飞边毛刺（ flash and strain ）。造成溢料或毛刺的原因很复杂，一般认为是与模具设计、注模条件及塑封料本身有关。毛刺的厚度一般要薄于 10 微米，它对于后续工序如切筋打弯等工艺带来麻烦，甚至会损坏机器。因此，在切筋打弯工序之前，要进行去飞边毛刺工序（ deflash ）。随着模具设计的改进，以及严格控制注模条件，毛刺问题越来越不严重了，在一些比较先进的封装工艺中，已不再进行去飞边毛刺的工序了。去飞边毛刺工序工艺主要有：介质去飞边毛刺 (media deflash) 、溶剂去飞边毛刺 (solvent deflash) 、水去飞边毛刺 (water deflash) 。另外，当溢料发生在框架堤坝 (dam bar) 背后时，可用所谓的 dejunk 工艺。其中，介质和水去飞边毛刺的方法用得最多。用介质去飞边毛刺时，是将研磨料，如粒状的塑料球和高压空气一起冲洗模块。在去飞边毛刺过程中，介质会将框架引脚的表面轻微擦毛，这将有助于焊料和金属框架的粘连。在以前曾有用天然的介质，如粉碎的胡桃壳和杏仁核，但由于它们会在框架表面残留油性物质而被放弃。用水去飞边毛刺工艺是利用高压的水流来冲击模块，有时也会将研磨料和高压水流一起使用。用溶剂来去飞边毛刺通常只适用于很薄的毛刺。溶剂包括 N 甲基吡咯烷酮（ NMP ）或双甲基呋喃（ DMF ）。对封装后框架外引脚的后处理可以是电镀 (solder plating) 或是浸锡 (solder dipping) 工艺，该工序是在框架引脚上作保护性镀层，以增加其抗蚀性，并增加其可焊性。电镀目前都是在流水线式的电镀槽中进行，包括首先进行清洗，然后在不同浓度的电镀槽中进行电镀，最后冲淋、吹干，然后放入烘箱中烘干。浸锡也包括清洗工序，然后放到助焊剂（ flux ）中进行浸泡，再放入熔融的焊锡中浸泡，最后用热水冲淋。焊锡的成分一般是 63Sn/37Pb 。这是一种低共融合金，其熔点在 183 184 之间。也有用成分为 85Sn/15Pb 、 90Sn/10Pb 、 95Sn/5Pb 的，有的日本公司甚至用 98Sn/2Pb 的焊料。减少铅的用量，主要是出于环境的考虑，因为铅对环境的影响正日益引起人们的高度重视。而镀钯工艺，则可以避免铅的环境污染问题。但是，由于通常钯的粘结性并不太好，需要先镀一层较厚的、致密的、富镍的阻挡层。钯层的厚度仅为 76 微米（ 3 密尔）。由于钯层可以承受成型温度，所以，可以在成型之前完成框架的上焊锡工艺。并且，钯层对于芯片粘结和引线键合都适用，可以避免在芯片粘结和引线键合之前必须对芯片焊盘和框架内引脚进行选择性镀银（以增加其粘结性），因为镀银时所用的电镀液中含有氰化物，给安全生产和废弃物处理带来麻烦。 切筋打弯其实是二道工序，但通常同时完成。所谓的切筋工艺，是指切除框架外引脚之间的堤坝（ dam bar ）以及在框架带上连在一起的地方；所谓的打弯工艺则是将引脚弯成一定的形状，以适合装配（ assembly ）的需要。对于打弯工艺，最主要的问题是引脚的变形。对于 PTH 装配要求来讲，由于引脚数较少，引脚又比较粗，基本上没有问题。而对 SMT 装配来讲，尤其是高引脚数目框架和微细间距框架器件，一个突出的问题是引脚的非共面性（ lead non coplanarity ）。造成非共面性的原因主要有二个：一是在工艺过程中的不恰当处理，但随着生产自动化程度的提高，人为因素大大减少，使得这方面的问题几乎不复存在；另一个原因是由于成型过程中产生的热收缩应力。在成型后的降温过程中，一方面由于塑封料在继续固化收缩，另一方面由于塑封料和框架材料之间热膨胀系数失配引起的塑封料收缩程度要大于框架材料的收缩，有可能造成框架带的翘曲，引起非共面问题。所以，针对封装模块越来越薄、框架引脚越来越细的趋势，需要对框架带重新设计，包括材料的选择、框架带长度及框架形状等，以克服这一困难。 打码就是在封装模块的顶表面印上去不掉的、字迹清楚的字母和标识，包括制造商的信息、国家、器件代码等，主要是为了识别并可跟踪。打码的方法有多种，其中最常用的是印码（ print ）方法。它又包括油墨印码 (ink marking) 和激光印码 (laser marking) 二种。使用油墨来打码，工艺过程有点象敲橡皮图章，因为一般确实是用橡胶来刻制打码所用的标识。油墨通常是高分子化合物，常常是基于环氧或酚醛的聚合物，需要进行热固化，或使用紫外光固化。使用油墨打码，主要是对模块表面要求比较高，若模块表面有沾污现象，油墨就不易印上去。另外，油墨比较容易被擦去。有时，为了节省生产时间和操作步骤，在模块成型之后首先进行打码，然后将模块进行后固化，这样，塑封料和油墨可以同时固化。此时，特别要注意在后续工序中不要接触模块表面，以免损坏模块表面的印码。粗糙表面有助于加强油墨的粘结性。激光印码是利用激光技术在模块表面刻写标识。激光源常常是 CO2 或 Nd:YAG 。与油墨印码相比，激光印码最大的优点是不易被擦去，而且，它也不涉及油墨的质量问题，对模块表面的要求相对较低，不需要后固化工序。激光印码的缺点是它的字迹较淡，即，与没有打码的背底之间衬度差别不如油墨打码那样明显。当然，可以通过对塑封料着色剂的改进来解决这个问题。总的来讲，在目前的封装工艺中，越来越多的制造商选择使用激光打码技术，尤其是在高性能产品中。 器件装配的方式有二种，一种是所谓的波峰焊（ wave soldering ），另一种是所谓的回流焊（ reflow soldering ）。波峰焊主要用在插孔式 PTH 封装类型器件的装配，而表面贴装式 SMT 及混合型器件装配则大多使用回流焊。波峰焊是早期发展起来的一种 PCB 板上元器件装配工艺，现在已经较少使用。波峰焊的工艺过程包括上助焊剂、预热及将 PCB 板在一个焊料峰（ solder wave ）上通过，依靠表面张力和毛细管现象的共同作用将焊料带到 PCB 板和器件引脚上，形成焊接点。在波峰焊工艺中，熔融的焊料被一股股喷射出来，形成焊料峰，故有此名。目前，元器件装配最普遍的方法是回流焊工艺（ reflow soldering ），因为它适合表面贴装的元器件，同时，也可以用于插孔式器件与表面贴装器件混合电路的装配。由于现在的元器件装配大部分是混合式装配，所以，回流焊工艺的应用更为广泛。回流工艺看似简单，其实包含了多个工艺阶段：将焊膏（ solder paste ）中的溶剂蒸发掉；激活助焊剂（ flux ），并使助焊作用得以发挥；小心地将要装配的元器件和 PCB 板进行预热；让焊料熔化并润湿所有的焊接点；以可控的降温速率将整个装配系统冷却到一定的温度。回流工艺中，器件和 PCB 板要经受高达 210 到 230 的高温，同时，助焊剂等化学物质对器件都有腐蚀性，所以，装配工艺条件处置不当，也会造成一系列的可靠性问题。 封装质量必须是封装设计和制造中压倒一切的考虑因素。质量低劣的封装可危害集成电路器件性能的其它优点，如速度、价格低廉、尺寸小等等。封装的质量低劣是由于从价格上考虑比从达到高封装质量更多而造成的。事实上，塑料封装的质量与器件的性能和可靠性有很大的关系，但封装性能更多取决于封装设计和材料选择而不是封装生产，可靠性问题却与封装生产密切相关。 在完成封装模块的打码（ marking ）工序后，所有的器件都要 100 进行测试，在完成模块在 PCB 板上的装配之后，还要进行整块板的功能测试。这些测试包括一般的目检、老化试验（ burn-in ）和最终的产品测试（ final testing ）。老化试验是对封装好的电路进行可靠性测试（ reliability test ），它的主要目的是为了检出早期失效的器件，称为 infant mortality 。在该时期失效的器件一般是在硅制造工艺中引起的缺陷（即，它属于坏芯片，但在片上测试时并未发现）。在老化试验中，电路插在电路板上，加上偏压，并放置在高温炉中。老化试验的温度、电压负载和时间都因器件的不同而不同，同一种器件，不同的供应商也可能使用不同的条件。但比较通用的条件是在 125 到 150 温度下，通电电压在 6.2 到 7.0 伏（一般高出器件工作电压 20 到 40 ）通电测试 24 到 48 小时。 为了了解集成电路器件的使用寿命和可靠性，除了上述的老化试验外，常用加速试验使器件在较短的时间里失效，并进行失效机理分析，以便尽快找到失效原因，改进设计或工艺条件，提高器件的寿命和可靠性。加速试验（ accelerated test ）是可靠性测试中的一种，一般选择一个或几个可能引起器件失效的加速因子，如潮气、温度、溶剂、润滑剂、沾污、一般的环境应力和剩余应力等，模拟器件在实际使用过程中可能遇到的使用环境。对绝大多数集成电路产品来讲，最短的工作时间也有好几年，但是，制造的时间却很短，因此，在常规操作条件下做资质试验（ qualification test ）是不太实际的，也是不经济的。对于使用寿命很长、可靠性很高的产品来讲，在 60 的置信度（ confidence level ）条件下，以每千小时 0.1 的失效速率（即 103FIT ， failure unit ）测试产品，则无失效时间长达 915,000 小时，即若器件样本数为 915 ，则要测试 1,000 小时才会有一个器件失效；若器件的样本数为 92 ，则要测试 10,000 小时才会有一个器件失效，这样的测试即不经济又费时，因此，必须在加速使用条件下进行测试。由于失效是随时间分布的，所以，在分析失效速度时要用到许多统计的方法，包括根据辅助可靠性要求设计的置信度和样本数。加速试验包括以下步骤：选择加速力；确定加速力的强度；设计测试程序，确定单重加速还是多重加速；将测试数据外推到实际操作条件。在选择加速力时尤其要特别小心，因为加速试验的目的是在于让确实存在的缺陷提前暴露出来，而不是为了诱导产生新的缺陷或让存在的缺陷逃脱。加速力选择要与器件可靠性要求紧密关联，否则可能对改进设计、材料选择、工艺参数确定等方面产生误导作用。不同的器件，其使用条件和可靠性要求不同，需要设计不同的加速试验，以便实验数据能真正反映器件的正常寿命，为改进设计或工艺提供可靠的实验依据。 在加速试验进行过程中，通常会在不同的时间里对试验样品进行电学性能测试，测试通过的样品继续进行试验，测试没有通过的样品，则要进行失效分析。器件电学性能测试异常，通常有三种情况：开路、短路、电参数漂移。 器件失效常常有二种情况，一种是所谓的过载（ overstress ），另一种是破损（ wearout ）。前一种的失效是瞬时的、灾难性的，后一种是累积的，漫长的，首先表现在器件性能的衰退，然后才是器件失效。引起器件失效的机理有多种，但常与金属部件的锈蚀联系在一起，造成锈蚀的原因包括机械、热、电学、辐射、化学（ mechanical 、 thermal 、 electrical 、 radiation 、 chemical ）等诱导因素。在机械方面，包括一般的冲击、振动（如汽车发动机罩下面的电子装置）、填充料颗粒在硅芯片上产生的应力、惯性力（如加农炮外壳在发射时引信受到的力）等，这些负荷对材料和结构的响应有弹性形变、塑性形变、弯曲（ buckle ）、脆性或柔性断裂（ fracture ）、界面分层、疲劳裂缝产生及增殖、蠕变（ creep ）及蠕变开裂等；在热学方面，包括芯片粘结剂固化时的放热、引线键合前的预加热、成型工艺、后固化、邻近元器件的重新加工（ rework ）、浸锡、波峰焊、回流焊等，热负荷造成的影响在于材料的热膨胀，由于材料之间的 CTE 失配，引起局部应力，导致失效；在电学方面，突然的电冲击（如汽车发动时的点火）、由于电压不稳和电传输过程中突然的振荡（如接地不良）而引起的电流波动、静电电荷、电过载或输入电压过高、电流过大，电负荷造成介电击穿、电压表面击穿、电能的热损耗、电迁移，还会引起电锈蚀、由于枝蔓晶生长而引起的漏电流、电热降解等；在辐射方面，封装材料中微量的放射性元素（如铀、钍等放射性元素）引起的 a 粒子辐射，尤其对存储器有影响，会引起器件性能下降及包封料的降聚作用，在器件表面覆盖聚酰亚胺涂层或用人工合成的填充料都是解决的途径；在化学方面，环境造成的锈蚀、氧化、离子表面枝蔓生长等都会引起失效，而潮湿环境下的潮气进入则是最主要的问题，进入塑封料中的潮气，会将材料中的催化剂等其它添加剂中的离子萃取出来，生成副产品，进入芯片上的金属焊盘、半导体结构、材料的界面等，激活失效机理。另外，特殊的机械失效也会影响器件性能，如双极型器件中的小信号电流增益和 MOS 器件中的互导主要受较大机械应力的影响。减小应力诱导参数变化和失效的方法之一是积极从封装设计、材料选择和工艺参数中来分配热收缩应力。 失效机理分析对于理解和改进塑料封装工艺方面的价值是无法估量的，对失效的器件进行彻底的、正规的分析，并采取适当的改进措施，可以大大提高生产力、成品率和封装质量。同时，为了保证器件的电学和力学方面的可靠性，在封装设计中失效分析也是关键的因素，而为了使失效分析达到最佳效果，一定要按部就班地进行分析，以保证不遗漏相关的信息。发现器件失效后，要找到真正引起失效的原因或机理，并不太容易。除了封装模块的开裂之外，其它失效都发生在模块之内。所以，要了解器件失效的真正原因，必须有相应的分析手段。失效分析方法一般可分为无损检测和开封检测二种。无损检测就是借助于光、电、声等方法，在不破坏器件结构的条件下，寻找器件失效的原因。开封检测则是首先打开器件的封装部分，再借助仪器设备对失效原因进行检测。是否要打开包封体是在进行失效分析时要作的第一个重要的决定，一些非破坏性的分析技术，如光学显微镜、 X 射线显微术和扫描声显微镜在失效分析中已被广泛应用，因为它们可以观察器件的外部形貌或可以 穿透 包封体而 看到 封装内部的一些失效情况。但是，当封装内部缺陷尺度小于 1 微米时，就达到了这些技术的分辨率极限。在许多情况下，需要打开包封体以检测封装内部的缺陷。开封方法包括化学、机械和等离子体刻蚀等。 器件失效的分析方法有许多，包括各种价格昂贵的专门设备，下面，将介绍一些常用的分析设备。 X 射线成象术： X 射线可以穿过塑封料并对包封内部的金属部件成像，因此，它特别适用 于评价由流动诱导应力引起的引线变形和 / 或芯片焊盘的位移。在电路测试中，引线断裂的结果是开路，而引线交叉或引线压在芯片焊盘的边缘上或芯片的金属布线上，则表现为短路。 X 射线分析还可用于评估气泡的产生和位置，塑封料中那些直径大于 1 毫米的大空洞，很容易探测到，而微束（ fine focus ） X 射线分析仪可探测到尺寸更小的气泡。 X 射线分析仪都有一个可以三维移动的平台，并且还可以在一定范围内旋转。在 Z 轴方向上，要有足够的位移，以方便在不同位置上聚焦。在 XY 方向，平台要足够大，以方便对整条框架带进行检测而不用将模块切割下来，因为引线扭曲是朝着与转移罐同方向或远离转移罐方向发展，常常暗示着在封装材料选择、封装设计、模具设计和工艺参数确定中的不足，所以，需要在一次检测中同时完成一条框架带上的模块，而不是将模块从框架代上切割下来检测。用 X 射线检测芯片焊盘的位移较为困难，因为焊盘位移相对于原来的位置来说更多的是倾斜而不是平移，所以，在用 X 射线分析时必须从侧面穿过较厚的塑封料来检测。检测芯片焊盘位移更好的方法是用剖面法，这已是破坏性分析了。 C SAM ： C 模式扫描超声显微镜的工作原理与普通医学上所用的 B 超很相似，只是它使用的是 C 模式。声波显微镜很快被集成电路封装研究和失效分析实验室接受是因为它可提供封装电路内部损坏的非破坏性图像，例如封装开裂、空洞、分层等。用于检测集成电路封装的声波成像技术有好几种，但最广泛应用的模式是反射式。在该种模式中，聚集声波脉冲穿过封装模块，返回的声波（回声）用于内部结构的成像，这种技术就是通常所说的 C SAM ，因为它将七十年代在斯坦福大学发展起来的扫描声显微术与五十年代起就用于非破坏性测试的 C 扫描检测深度分布结合起来，充分发挥了精确分析和显示能力。因为声波是物质波（ matter wave ）， C SAM 技术能够反映 X 射线成像术无法探测到的封装裂痕。 C SAM 的初级声波脉冲频率在 15 到 100 兆赫兹，现在，一些用于探测倒扣芯片封装缺陷的 C SAM 的频率更高达 250 兆赫兹以上。 C SAM 的空间分辨率在 50 到 400 微米之间，取决于许多因素，包括声波显微镜的频率、封装模块的厚度及塑封料对声波的吸收等。 显微镜：显微镜在封装失效分析中十分有用，许多电路中的特征和缺陷度是通过显微镜确定的。显微镜包括一般的光学显微镜和电子显微镜。光学显微镜的放大倍数从低倍、中倍到高倍都很有用，可以用于观测开封后的封装模块芯片表面缺陷，如球焊的浮起，钝化层开裂等。光学显微镜最好可以同时从目镜和显示屏中观察，若带有成像技术（拍照、录象）就更加理想。扫描电子显微镜（ SEM ）也是十分有用的失效分析工具，它可以用于观察光学显微镜无法清楚反映的问题，并可以把缺陷放大。大部分 SEM 都附带 EDX （ energy dispersion X-ray ），可用于探测所选区域的材料成分（元素），对于表面沾污、界面分层等的分析很有帮助。透射电子显微镜（ TEM ）在封装失效分析中也有使用，但并不普遍。 其它分析方法：由于封装工艺中大量使用高分子材料，所以，一些高分子表征手段使用也十分广泛，如 DSC （ differential scanning calorimetry ，差分扫描量热仪）、 TMA （ thermomechanical analysis ，热机械分析）、 TGA （ thermogravimetric analysis ，热重分析）、 DMA （ dynamic mechanical analysis ，动态机械分析）及流变分析等，这些设备可以帮助了解和掌握高分子材料的热性能、机械（力学）性能和流变性能，对于工艺条件的改进是很有帮助的。另外，一些表面分析仪器如 SIMS 、 TOF SIMS 、 AES 、 XPS 、 FTIR 等在封装失效分析中也常常用到，由于在前面各章中已作了专门介绍，在这里就不再重复了。 在器件失效分析中，另一种十分有用的分析方法是剖面分析（ cross-section ）方法，即将封装模块进行切割，观察其截面情况。为了使剖面分析能真正反映失效的部位及失效模式，切割的位置和剖面制备的方法都很重要。剖面制备的方法可以通过带锯、轮锯等金刚石工具进行切割，然后用研磨、抛光等方法，对截面进行进一步的加工，以使表面更易观察。制备完成的样品可以在光学显微镜、电子显微镜等下面进行进一步的观察和分析，以获取更多的信息。但是，剖面制备过程中，也可能破坏原有的器件结构，使某些失效信息丢失，因此，在进行剖面分析之前，要进行全面的考虑，拟定完整的分析方案。 随着集成电路工艺进入深亚微米时代，以金属铜代替金属铝作为晶圆上互连材料的迫切性越来越大。目前，在 0.18 微米工艺中，已有一些制造商采用了铜布线，而在 0.13 微米工艺中，以铜替代铝已是不争的事实。由于封装工艺的金属互连直接与晶圆上的金属互连相接触，并通过它们形成了器件与系统的电通路，因此，晶圆布线材料的变化，将对封装工艺产生深刻的影响。同时，由于芯片的特征尺寸越来越小，对引线键合工艺造成的压力也越来越大，因为要在如此细微的间距中进行引线键合，对于金属引线的尺寸要求和键合方法都是一种考验。因此，采用新的互连方法是唯一的选择。倒装（ flip chip ）焊或倒扣技术就是一个十分吸引人的选择。所谓的倒扣芯片封装技术，就是将集成电路芯片的有源区面向基板的互连形式。所以，无论是引线键合还是凸缘键合，只要其芯片有源区面向基板，都称为倒扣芯片技术。从目前国际上对于倒扣芯片封装工艺的研究和应用情况来看，高互连密度、高性能器件的倒扣芯片封装技术，普遍采用以 IBM C4 技术为基本工艺，并加以一定的改进。这种技术的特点是可以达到相当高的互连密度，若同时采用陶瓷封装工艺的话，其器件的可靠性也很高，但它的价格亦十分昂贵，所以，它主要应用于航天航空工业及军事方面，以及一些对可靠性有特殊要求的场合。另一方面，在一些可靠性要求并不那么高，芯片的输入 / 输出端数目也并不太多，但特别强调器件尺寸大小的情况下，在印刷电路板上的直接芯片倒扣封装技术，就显得非常关键，例如在手提电脑、移动通讯等方面。而且，印刷电路板上的芯片直接倒扣封装技术，在应用了底部填充料技术后，其可靠性也有了很大的提高，它在价格方面的优势，使它的应用范围越来越广。所以，倒扣芯片技术也因此可以划分为 FCIP （ flip chip in packaging ）及 FCOB （ flip chip on board ）技术。无论哪一种技术，其关键是芯片上凸缘（ bump ）的制备。 IBM 的 C4 （ controlled-collapse chip connection ）技术是在 1965 年发展起来的，并成为 IBM System/360 系列计算机的逻辑基础。 C4 技术的凸缘制备主要是通过电子束蒸发、溅射等工艺，将 UBM （ under bump metallurgy ）或 BLM （ ball limiti