EDA课程设计等精度频率计的设计.doc

江西理工大学应用科学学院 SOPC/EDA课程设计江西理工大学应用科学学院SOPC/EDA综合课程设计报告设计题目： 等精度频率计的设计设 计 者： 金恒鑫学 号： 08060109228班 级： 电气工程及其自动化092班指导老师： 王忠锋完成时间： 2012年1月6日设计报告综合测试总评格式（10）内容(40)图表（10）答辩（20）平时（20）目录1 绪论4第一章 设计项目的分析51.1 设计原理51.2 设计要求51.3 设计思路5第二章 项目工作原理及模块工作原理62.1系统设计方案的选择62.2 项目工作原理62.3 频率测量模块82.4 周期测量模块92.5 脉宽测量模块102.6 占空比测量模块11第三章 系统设计方案113.1 等精度数字频率计项目设计方案113.1.1等精度数字频率计的原理123.1.2等精度数字频率计主要由以下几个部分组成123.1.3系统的基本工作方式如下133.1.4 CPLD/FPGA测频专用模块的VHDL程序设计133.2 测频/测周期的实现133.3 控制部件设143.4 计数部件设计143.5 脉冲宽度测量和占空比测量模块设计如下图所示：153.5.1测量脉冲宽度的工作步骤15第四章 主要VHDL源程序164.1 -等精度频率计测试模块（VHDL顶层文件DJDPLJ.VHD）164.2-测频、周期控制模块CONTRL.VHD184.3-计数模块CNT.VHD194.4-自校/测试频率选择模块FIN.VHD214.5-测脉宽、占空比控制模块CONTRL2.VHD224.6-计数器二频率切换模块GATE.VHD24第五章 项目硬件测试255.1 硬件试验情况25第六章 设计总结26附录一 参考文献271 绪论 测量频率是电子测量技术中最常见的测量之一。不少物理量的测量, 如时间、速度等都涉及到或本身可转化为频率的测量。目前, 市场上有各种多功能、高精度、高频率的数字频率计, 但价格不菲。而在实际工程中, 并不是对所有信号的频率测量都要求达到非常高的精度。目前, 有三种常用的数字频率的测量方法: 直接测量法(以下称M法) 、周期测量法(以下称T法) 和综合测量法(以下称M /T法) 。M法是在给定的闸门时间内测量被测信号的脉冲个数, 进行换算得出被测信号的频率。T法是通过测量被测信号一个周期时间计时信号的脉冲个数, 然后换算出被测信号的频率。这两种测量法的精度都与被测信号有关, 因而它们属于非等精度测量法。而M /T法它通过测量被测信号数个周期的时间, 然后换算得出被测信号的频率, 克服了测量精度对被测信号的依赖性。M /T法的核心思想是通过闸门信号与被测信号同步, 将闸门时间控制为被测信号周期长度的整数倍。测量时, 先打开预置闸门, 当检测到被测信号脉冲沿到达时, 标准信号时钟开始计数。预置闸门关闭时, 标准信号并不立即停止计数, 而是等检测到被测信号脉冲沿到达时才停止, 完成被测信号整数周期的测量。测量的实际闸门时间与预置闸门时间可能不完全相同, 但最大差值不超过被测信号的一个周期。第一章 设计项目的分析1.1 设计原理 频率计用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1s。闸门时间也可以大于或小于1s。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。1.2 设计要求 (1) 对于频率测试功能，测频范围为0.1 Hz70 MHz；对于测频精度，测频全域相对误差恒为百万分之一。 (2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。 (3) 对于脉宽测试功能，测试范围为0.1 s1 s，测试精度为0.01 s。 (4) 对于占空比测试功能，测试精度为1%99%。1.3 设计思路 利用计数器A对时钟脉冲信号进行计数，同时使用另一个计数器B对被测信号计数。当测量时钟脉冲信号的计数器A累积到一定数值时，将计数器的结果传送到触发器中并通过一个时钟脉冲锁存，并译码送到七段数码管输出。为了使测量误差尽可能小，可以在被测信号的上升沿使计数器A和计数器B同时计数，为此，可添加一个D触发器，以被测信号作为D触发器的时钟信号，高电平为输入端，输出端Q作为两个计数器的计数允许信号。基于传统测频原理的频率计的测量精度将随被测信号的频率的下降而降低，在使用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。第二章 项目工作原理及模块工作原理2.1系统设计方案的选择根据频率计的设计要求，我们可将整个电路系统划分为几个模块，频率测量模块，周期测量模块，脉宽测量模块，和占空比测量模块。标准频率发生电路采用高频率稳定度和高精度的晶镇作为标准频率发生器。如图所示。各模块的实现均有几种不同的设计方案。2.2 项目工作原理图2-1 等精度数字频率计工作原理图图2-1中“预置门控制信号”CL，可以证明，在1秒0.1秒时间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr。BZH和TF模块是两个可控的32为高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs；经整形后的被测信号从与BZH相似的32为计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，被测频率为Fx。测频原理说明如下：测频开始前，首先发出一个清零信号CLR，使两个计数器和D触发器置0，同时通过信号ENA，禁止两个计数器计数。这是一个初始化操作。然后由单片机发出允许测频命令，即令预置门控信号CL为高电平，这时D触发器要一直等到被测信号的上升沿通过时Q端才被置1，与此同时，将同时启动计数器BZH和TF，进入“计数允许周期”。在此期间，BZH和TF分别对呗测信号和标准信号同时计数。当Tpr秒后，预置门信号被单片机置为低电平，但此时两个计数器仍没有停止计数，一直等到随后而至的呗测信号的上升沿到来时，才通过D触发器将这两个计数器同时关闭。被测频率值为Fx，标准频率为Fs，设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准信号的计数值为Ns，则下式成立： Fx/Nx=Fs/Ns 由此可推得： Fx=（Fs*Nx）/NsTOP 文件包模块：图2-2 TOP模块2.3 频率测量模块图2-3 自校/测试频率选择模块图图2-4 计数器二频率切换模块（1）直接测频法：把被测频率信号经整形电路处理后加到闸门的一个输入端，只有在闸门开通时间T（以秒计）内，被计数的脉冲送到十进制计数器进行计数。（2）组合测频法：是指在高频时采用的直接测频法，低频时采用直接测量周期法测信号的周期，然后换算成频率。（3）倍频法：是指把频率测量范围分成多个频段，使用倍频技术，根据频段设置倍频系数，将经整形的低频信号进行倍频后再进行测量，对高频段则直接进行测量。被频法较难实现。（4）等精度测频法: 标准频率信号从CNT1的时钟输出端CLK输入，其频率为fs，经整形后的被测信号从CNT2的时钟输入端CLK输入，设其实际频率为fx；当预置门控信号为高时，经整形后的被测信号的上升沿通过D触发器的Q端同时启动计数器CNT1和CNT2。CNT1和CNT2分别对被测信号（频率为fs）和标准频率信号（频率为fx）同时计数。当预置门信号为低时，随后而至的被测信号的上升沿将两个计数器同时关闭。设在一次预置门时间Tpr内对被测信号的计数值为Nx，对标准信号的计数值为Ns。则下式成立：fx/Nx=fs/Ns由此推得：fx=fs*Nx/Ns2.4 周期测量模块图2-5 测频、周期控制模块图（1）直接周期测量法：用被测信号经放大整形后形成的方波信号直接控制计数门控电路，使主门开放时间等于信号周期Tx，时标为Ts的脉冲在主门开放时间进入计数器。设在Tx期间计数值为N，可以根据以下公式来算得被测次你好周期： Tx=N*Ts 经误差分析，可得结论：用该测量法测量时，被测信号的频率越高，测量越大。（2） 等精度周期测量法：该方法在测量电路和测量精度上与等精度频率测量完全相同，只是在进行计算时公式不同，用周期1/T代换频率f即可，其计算公式为： Tx=（Ts*Ns）/Nx2.5 脉宽测量模块 图2-6测脉宽、占空比控制模块图在进行脉冲宽度测量时，首先经信号处理电路进行处理，限制只有信号的70MHZ幅度及其以上部分才能输入数字测量部分。脉冲边沿被处理得非常陡峭，然后送入测量计数器进行测量。测量电路在检测到脉冲信号的上升沿时打开计数器，在下降沿时关闭计数器，设脉冲宽度为Twx，计算公式为： Twx=Nx/fs2.6 占空比测量模块对于占空比K的测量，可以通过测量正反两个脉宽的计数值来获得。设正脉宽的计数值N1，对负脉宽的计数值为N2，则周期计数值为N1+N2，于是K为： K=N1/（N1+N2）*% 第三章 系统设计方案 3.1 等精度数字频率计项目设计方案等精度数字频率计涉及到的计算包括加，减，乘，除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。其中单片机完成整个测量电路的测试控制，数据处理和显示输出；CPLD/FPGA完成各种测试功能；键盘信号由AT89C51单片机进行处理，它从CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果；显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。3-1频率计系统电路原理图3.1.1等精度数字频率计的原理等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图3-1所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出；CPLD/FPGA完成各种测试功能；键盘信号由AT89C51单片机进行处理，它从CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果；显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。3.1.2等精度数字频率计主要由以下几个部分组成（1）信号整形电路。用于对待侧信号进行放大和整形，以便作为PLD器件的属于信号。（2）测频电路。测频电路是测频的核心电路模块，可以由FPGS等PLD器件担任。（3）单片机电路模块。用于控制FPGA的测频操作和读取测频数据，并作出相应数据处理。安排单片机的P0口直接读取测试数据，P2口向FPGA发控制命令。（4）100MHZ的标准频率信号源。本模块采用高频稳定度和高精度度的晶振作为标准频率发生器，产生100MHZ的标准频率信号直接进入FPGA。（5）键盘模块。可以用5个键执行测试控制，一个是复位键，其余是命令键。（6）数码显示模块。可以用7个数码管显示测试结果，最高可表达百万分之一的精度。考虑到提高单片机I/O口的利用率，降低编程复杂性，提高单片机的计算速度以及降低数码显示器对主系统的干扰，可以采用串行静态显示方式。3.1.3系统的基本工作方式如下(1) P0口是单片机与FPGA的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换；P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键：占空比、脉宽、周期、频率和复位。(2) 7个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。(3) BCLK为测频标准频率50 MHz信号输入端，由晶体振荡源电路提供。 （4）待测信号经放大整形后输入CPLD/FPGA的TCLK。 3.1.4 CPLD/FPGA测频专用模块的VHDL程序设计利用VHDL设计的测频模块逻辑结构如图4所示，其中有关的接口信号规定如下：(1) TF(P2.7)：TF=0时等精度测频；TF=1时测脉宽。 (2) CLR/TRIG(P2.6)：当TF=0时系统全清零功能；当TF=1时CLRTRIG的上跳沿将启动CNT2，进行脉宽测试计数。 (3) ENDD(P2.4)：脉宽计数结束状态信号，ENDD=1计数结束。 (4) CHOICE(P3.2)：自校/测频选择，CHOICE=1测频；CHOICE=0自校。 (5) START(P2.5)：当TF=0时，作为预置门闸，门宽可通过键盘由单片机控制，START=1时预置门开；当TF=1时，START有第二功能，此时，当START=0时测负脉宽，当START=1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。 (6) EEND(P2.3)：等精度测频计数结束状态信号，EEND=0时计数结束。 (7) SEL2.0(P2.2，P2.1，P2.0)：计数值读出选通控制。3.2 测频/测周期的实现 (1) 令TF=0，选择等精度测频，然后在CONTRL的CLR端加一正脉冲信号以完成测试电路状态的初始化。 (2) 由预置门控信号将CONTRL的START端置高电平，预置门开始定时，此时由被测信号的上沿打开计数器CNT1进行计数，同时使标准频率信号进入计数器CNT2。 (3) 预置门定时结束信号把CONTRL的START端置为低电平(由单片机来完成)，在被测信号的下一个脉冲的上沿到来时，CNT1停止计数，同时关断CNT2对fs的计数。 (4) 计数结束后，CONTRL的EEND端将输出低电平来指示测量计数结束，单片机得到此信号后，即可利用ADRC(P2.2)、ADRB(P2.1)、ADRA(P2.0)分别读回CNT1和CNT2的计数值，并根据等精度测量公式进行运算，计算出被测信号的频率或周期值。3.3 控制部件设如图3-3所示，当D触发器的输入端START为高电平时，若FIN端来一个上升沿，则Q端变为高电平，导通FINCLK1和FSDCLK2，同时EEND被置为高电平作为标志；当D触发器的输入端START为低电平时，若FIN端输入一个脉冲上沿，则FINCLK1与FSDCLK2的信号通道被切断。3.4 计数部件设计3-4计数部件模块图3.5 脉冲宽度测量和占空比测量模块设计如下图所示：3-5脉冲宽度测量和占空比测量模块3.5.1测量脉冲宽度的工作步骤 (1) 向CONTRL2的CLR端送一个脉冲以便进行电路的工作状态初始化。 (2) 将GATE的CNL端置高电平，表示开始脉冲宽度测量，这时CNT2的输入信号为FSD。 (3) 在被测脉冲的上沿到来时，CONTRL2的PUL端输出高电平，标准频率信号进入计数器CNT2。 (4) 在被测脉冲的下沿到来时，CONTRL2的PUL端输出低电平，计数器CNT2被关断。 (5) 由单片机读出计数器CNT2的结果，并通过上述测量原理公式计算出脉冲宽度。CONTRL2子模块的主要特点是：电路的设计保证了只有CONTRL2被初始化后才能工作，否则PUL输出始终为零。 只有在先检测到上沿后PUL才为高电平，然后在检测到下沿时，PUL输出为低电平；ENDD输出高电平以便通知单片机测量计数已经结束；如果先检测到下沿，PUL并无变化；在检测到上沿并紧接一个下沿后，CONTRL2不再发生变化直到下一个初始化信号到来。占空比的测量方法是通过测量脉冲宽度记录CNT2的计数值N1，然后将输入信号反相，再测量脉冲宽度，测得CNT2计数值N2则可以计算出占空比： 占空比=N1/（N1+N2）*%第四章 主要VHDL源程序4.1 -等精度频率计测试模块（VHDL顶层文件DJDPLJ.VHD）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC; START, CLRTRIG, FSTD, TF: IN STD_LOGIC; SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); EEND: OUT STD_LOGIC; -CPBZ ENDD: OUT STD_LOGIC); END ENTITY DJDPLJ; ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS -自校/测试频率选择模块例化PORT(CHKF, FIN, CHOIS: IN STD_LOGIC; FOUT: OUT STD_LOGIC); END COMPONENT FIN; COMPONENT CONTRL IS -测频、周期控制模块例化PORT(FIN, START, CLR, FSD: IN STD_LOGIC; CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC); END COMPONENT CONTRL; COMPONENT CNT IS -计数模块的例化PORT(CLK, CLR: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END COMPONENT CNT ; COMPONENT CONTRL2 IS -测脉宽、占空比控制模块例化PORT(FIN, START, CLR: IN STD_LOGIC; ENDD, PUL: OUT STD_LOGIC); END COMPONENT CONTRL2; COMPONENT GATE IS -计数器二频率切换模块例化PORT(CLK2, FSD, CNL, PUL: IN STD_LOGIC; CLKOUT: OUT STD_LOGIC); END COMPONENT GATE; SIGNAL INCLK: STD_LOGIC; SIGNAL FOUT, CLRC: STD_LOGIC; SIGNAL CLK1, CLK2, CLKOUT, PUL: STD_LOGIC; SIGNAL Q1, Q2: STD_LOGIC_VECTOR(31 DOWNTO 0); BEGIN OO= Q1(7 DOWNTO 0) WHEN SEL=000 -当SEL输入000时将Q1赋给OO ELSE Q1(15 DOWNTO 8) WHEN SEL=001 ELSE Q1(23 DOWNTO 16) WHEN SEL=010 ELSEQ1(31 DOWNTO 24) WHEN SEL=011 ELSE Q2(7 DOWNTO 0) WHEN SEL=100 ELSE Q2(15 DOWNTO 8) WHEN SEL=101 ELSE Q2(23 DOWNTO 16) WHEN SEL=110 ELSE Q2(31 DOWNTO 24) WHEN SEL=111 ELSE 00000000; FENPIN: PROCESS(FSTD) IS BEGIN IF FSTDEVENT AND FSTD=1 THEN -由FSTD=1装载新数据 INCLKCHEKF, FIN=FINPUT, CHOIS=CHOICE, FOUT=FOUT); CON: CONTRL PORT MAP(FIN=FOUT, START=START, CLR=CLRTRIG, FSD=INCLK, CLK1=CLK1, EEND=EEND, CLK2=CLK2, CLRC=CLRC); CONT1: CNT PORT MAP(CLK=CLK1, CLR=CLRC, Q=Q1); CONT2: CNT PORT MAP(CLK=CLKOUT, CLR=CLRC, Q=Q2); CON2: CONTRL2 PORT MAP(FIN=FOUT, START=START, CLR=CLRC,PUL=PUL, ENDD=ENDD); GATE1: GATE PORT MAP(CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT); END ARCHITECTURE ART; 仿真结果： 图4-1 TOP4.2-测频、周期控制模块CONTRL.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CONTRL IS PORT(FIN, START, CLR, FSD: IN STD_LOGIC; CLK1, EEND, CLK2, CLRC: OUT STD_LOGIC); END ENTITY CONTRL; ARCHITECTURE ART OF CONTRL IS SIGNAL QQ1: STD_LOGIC; BEGIN PROCESS(FIN, CLR, START) ISBEGINIF CLR=1 THEN QQ1=0; -给QQ1赋值ELSIF FINEVENT AND FIN=1 THEN QQ1=START; END IF; END PROCESS; CLRC=CLR; EEND=QQ1; CLK1=FIN AND QQ1; -FIN和QQ1的值相与后赋给CLK1 CLK2=FSD AND QQ1; -FSD和QQ1的值相与后赋给CLK2END ARCHITECTURE ART; 仿真结果：图4-2 测频、周期控制模块CONTRL.VHD当D触发器的输入端START为高电平时，若FIN端来一个上升沿，则Q端变为高电平，导通FINCLK1和FSDCLK2，同时EEND被置为高电平作为标志；当D触发器的输入端START为低电平时，若FIN端输入一个脉冲上沿，则FINCLK1与FSDCLK2的信号通道被切断4.3-计数模块CNT.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT IS PORT(CLK, CLR: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END ENTITY CNT; ARCHITECTURE ART OF CNT IS SIGNAL CNT: STD_LOGIC_VECTOR(31 DOWNTO 0); -定义CNT的数据类型 BEGIN PROCESS(CLK, CLR) ISBEGINIF CLR=1 THEN CNT=00000000000000000000000000000000; -利用IF语句确定CNT的数据ELSIF CLKEVENT AND CLK=1 THEN CNT=CNT+1; END IF; END PROCESS; Q=CNT; -将最后确定的CNT数据赋给Q END ARCHITECTURE ART;仿真结果：图4-3 计数模块CNT4.4-自校/测试频率选择模块FIN.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FIN IS PORT (CHKF, FIN, CHOIS: IN STD_LOGIC; FOUT: OUT STD_LOGIC); END ENTITY FIN; ARCHITECTURE RTL OF FIN IS BEGIN FOUT=(FIN AND CHOIS) OR (CHKF AND NOT CHOIS); - FIN 和CHOIS的值相与再和 CHKF 和CHOIS取反的值相与的值相或最后将-相或的值赋给 FOUT。END ARCHITECTURE RTL; 仿真结果： 图4-4 自校/测试频率选择模块4.5-测脉宽、占空比控制模块CONTRL2.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CONTRL2 IS PORT (FIN, START, CLR: IN STD_LOGIC; ENDD, PUL: OUT STD_LOGIC); END ENTITY CONTRL2; ARCHITECTURE ART OF CONTRL2 IS SIGNAL QQ: STD_LOGIC_VECTOR(3 DOWNTO 1); SIGNAL A0, B0, C0, F2: STD_LOGIC; SIGNAL S: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN S(0)=QQ(3); S(1)=QQ(2); PROCESS(START, S) ISBEGIN IF START=1 THEN F2=FIN; -确定F2的数据 ELSE F2=NOT FIN; END IF; IF S=2 THEN PUL=1; -如果S=2则PUL输出高电平ELSE PUL=0; -否则PUL输出低电平END IF; IF S=3 THEN ENDD=1; -如果S=3则ENDD输出高电平ELSE ENDD=0; -否则ENDD输出低电平END IF; END PROCESS; A0=F2 AND QQ(1); -将F2和QQ(1)的数据相与再赋给A0 B0=NOT A0; -将A0的数据取反赋给B0 C0=NOT F2; -将F2的数据取反赋给C0 PROCESS(C0, CLR) ISBEGINIF CLR=1 THEN QQ(1)=0; ELSIF C0EVENT AND C0=1 THEN QQ(1)=1; END IF; END PROCESS; PROCESS(A0, CLR) ISBEGINIF CLR=1 THEN QQ(2)=0; -如果CLR输入低电平则QQ(2)输出低电平ELSIF A0EVENT AND A0=1 THEN QQ(2)=1; END IF; END PROCESS; PROCESS(B0, CLR) IS BEGINIF CLR=1 THEN QQ(3)=0; -如果CLR输入高电平则QQ(2)输出低电平ELSIF B0EVENT AND B0=1 THEN QQ(3)=1; END IF; END PROCESS; END ARCHITECTURE ART仿真结果：;图4-5 测脉宽、占空比4.6-计数器二频率切换模块GATE.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY GATE IS PORT (CLK2, FSD, CNL, PUL: IN STD_LOGIC; CLKOUT: OUT STD_LOGIC); END ENTITY GATE; ARCHITECTURE ART OF GATE IS BEGIN PROCESS(CLK2, PUL, FSD, CNL) ISBEGIN-如果CNL输入低电平则将CLK2的值赋给 CLKOUTIF CNL=0 THEN CLKOUT=CLK2; ELSE CLKOUT=PUL AND FSD; -否则将PUL和FSD相与的值赋给CLKOUT END IF;