EDA技术原理与应用.ppt

1 主讲 聂明新教授 第7讲EDA高级设计技术 2 主要内容 7 1宏功能模块概述7 2宏模块应用实例7 3在系统存储器数据读写编辑器应用7 4编辑SignalTapII的触发信号7 5其它存储器模块的定制与应用7 6流水线乘法累加器的混合输入设计7 7LPM嵌入式锁相环调用7 8IP核NCO数控振荡器使用方法7 98051单片机IP核应用 3 7 1宏功能模块概述 4 7 1宏功能模块概述 7 1 1知识产权核的应用 AMPP程序 MegaCore函数 OpenCore评估功能 OpenCorePlus硬件评估功能 5 7 1宏功能模块概述 7 1 2使用MegaWizardPlug InManager bsf BlockEditor中使用的宏功能模块的符号 元件 cmp 组件申明文件 inc 宏功能模块包装文件中模块的AHDL包含文件 tdf 要在AHDL设计中实例化的宏功能模块包装文件 vhd 要在VHDL设计中实例化的宏功能模块包装文件 v 要在VerilogHDL设计中实例化的宏功能模块包装文件 bb v VerilogHDL设计所用宏功能模块包装文件中模块的空体或black box申明 用于在使用EDA综合工具时指定端口方向 inst tdf 宏功能模块包装文件中子设计的AHDL例化示例 inst vhd 宏功能模块包装文件中实体的VHDL例化示例 inst v 宏功能模块包装文件中模块的VerilogHDL例化示例 6 7 1宏功能模块概述 7 1 3在QuartusII中对宏功能模块进行例化 1 在VerilogHDL和VHDL中例化 2 使用端口和参数定义 3 使用端口和参数定义生成宏功能模块 计数器乘 累加器和乘 加法器加法 减法器RAM乘法器移位寄存器 7 7 2宏模块应用实例 7 2 1工作原理 f f0 64 图7 1正弦信号发生器结构框图 8 7 2宏模块应用实例 7 2 2定制初始化数据文件 1 建立 mif格式文件 例7 1 WIDTH 8 DEPTH 64 ADDRESS RADIX HEX DATA RADIX HEX CONTENTBEGIN0 FF 1 FE 2 FC 3 F9 4 F5 数据略去 3D FC 3E FE 3F FF END 9 7 2宏模块应用实例 7 2 2定制初始化数据文件 1 建立 mif格式文件 例7 2 include include math h main inti floats for i 0 i 1024 i s sin atan 1 8 i 1024 printf d d n i int s 1 1023 2 10 7 2宏模块应用实例 7 2 2定制初始化数据文件 2 建立 hex格式文件 图7 2将波形数据填入mif文件表中 11 2 建立 hex格式文件 图7 3ASM格式建hex文件 12 7 2宏模块应用实例 7 2 2定制初始化数据文件 2 建立 hex格式文件 图7 4sdata hex文件的放置路径 13 7 2宏模块应用实例 7 2 3定制LPM ROM元件 图7 5定制新的宏功能块 选择菜单Tools MegaWizardPlug InManager 弹出对话框 14 7 2宏模块应用实例 7 2 3定制LPM ROM元件 图7 6LPM宏功能块设定 选择MemoryCompiler项下ROM 1 PORT 选择CycloneII和VHDL方式 输入设计文件存放的路径和文件名 15 图7 7选择数据线宽度和数据个数 16 图7 8询问是否创建使能 清零 17 图7 9指定ROM初始化数据文件并选择在系统读写功能 18 图7 10仿真库设置 19 图7 10LPM ROM设计完成 20 例7 3 完成后生成的ROM元件文件sina ROM vhdLIBRARYieee USEieee std logic 1164 all LIBRARYaltera mf USEaltera mf all 使用宏功能库中的所有元件ENTITYsina ROMISPORT address INSTD LOGIC VECTOR 5DOWNTO0 clock INSTD LOGIC q OUTSTD LOGIC VECTOR 7DOWNTO0 ENDsina ROM ARCHITECTURESYNOFsina romISSIGNALsub wire0 STD LOGIC VECTOR 7DOWNTO0 接下页 21 例7 3 COMPONENTaltsyncram 例化altsyncram元件 调用了LPM模块altsyncramGENERIC 参数传递语句clock enable input a STRING 类属参量数据类型定义clock enable output a STRING init file STRING intended device family STRING lpm hint STRING lpm type STRING numwords a NATURAL operation mode STRING outdata aclr a STRING outdata reg a STRING widthad a NATURAL width a NATURAL width byteena a NATURAL PORT clock0 INSTD LOGIC altsyncram元件接口声明address a INSTD LOGIC VECTOR 5DOWNTO0 q a OUTSTD LOGIC VECTOR 7DOWNTO0 ENDCOMPONENT 接下页 22 例7 3 BEGINq BYPASS clock enable output a BYPASS init file romd mif ROM初始化数据文件 此处已修改intended device family CycloneII lpm hint ENABLE RUNTIME MOD NO lpm type altsyncram LPM类型numwords a 64 数据数量64operation mode ROM LPM模式ROMoutdata aclr a NONE 无输出锁存异步清0outdata reg a UNREGISTERED 输出无锁存widthad a 6 地址线宽度6width a 8 数据线宽度8width byteena a 1 byteena a输入口宽度1PORTMAP clock0 clock address a address q a sub wire0 ENDSYN 23 7 2 4完成顶层设计 例7 4 正弦信号发生器顶层设计LIBRARYIEEE 正弦信号发生器源文件USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYSINGTISPORT CLK INSTD LOGIC 信号源时钟DOUT OUTSTD LOGIC VECTOR 7DOWNTO0 8位波形数据输出END ARCHITECTUREDACCOFSINGTISCOMPONENTsina ROMIS 调用波形数据存储器LPM ROM文件 sina rom vhd声明PORT address INSTD LOGIC VECTOR 5DOWNTO0 6位地址信号clock INSTD LOGIC 地址锁存时钟q OUTSTD LOGIC VECTOR 7DOWNTO0 ENDCOMPONENT SIGNALQ1 STD LOGIC VECTOR 5DOWNTO0 设定内部节点作为地址计数器BEGINPROCESS CLK LPM ROM地址发生器进程BEGINIFCLK EVENTANDCLK 1 THENQ1Q1 q DOUT clock CLK 例化END 24 7 2宏模块应用实例 7 2 4完成顶层设计 图7 11仿真波形输出 25 7 2宏模块应用实例 7 2 4完成顶层设计 图7 12嵌入式逻辑分析仪获得的波形 26 7 3在系统存储器数据读写编辑器应用 图7 13In SystemMemoryContentEditor编辑窗 27 7 3在系统存储器数据读写编辑器应用 图7 14与实验系统上的FPGA通信正常情况下的编辑窗界面 28 7 3在系统存储器数据读写编辑器应用 图7 15从FPGA中的ROM读取波形数据 29 7 3在系统存储器数据读写编辑器应用 图7 16编辑波形数据 30 7 3在系统存储器数据读写编辑器应用 图7 16下载编辑数据后的SignalTapII采样波形 31 7 4编辑SignalTapII的触发信号 图7 17选择高级触发条件 32 图7 18进入 触发条件函数编辑 窗口 33 7 4编辑SignalTapII的触发信号 图7 19编辑触发函数 34 7 5其它存储器模块的定制与应用 图7 20编辑定制RAM 7 5 1RAM定制 35 7 5其它存储器模块的定制与应用 图7 21LPM RAM的仿真波形 7 5 1RAM定制 36 7 5其它存储器模块的定制与应用 图7 22FIFO编辑窗 7 5 2FIFO定制 37 7 5其它存储器模块的定制与应用 图7 23FIFO的仿真波形 7 5 2FIFO定制 38 7 6流水线乘法累加器的混合输入设计 1 用VHDL设计16位加法器 例7 5 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYADDER16BISPORT CIN INSTD LOGIC A B INSTD LOGIC VECTOR 15DOWNTO0 S OUTSTD LOGIC VECTOR 15DOWNTO0 COUT OUTSTD LOGIC ENDADDER16B ARCHITECTUREbehavOFADDER16BISSIGNALSINT STD LOGIC VECTOR 16DOWNTO0 SIGNALAA BB STD LOGIC VECTOR 16DOWNTO0 BEGINAA 0 39 7 6流水线乘法累加器的混合输入设计 图7 24在原理图编辑窗加入LPM元件 2 顶层原理图文件设计 40 7 6流水线乘法累加器的混合输入设计 图7 25将LPM乘法器设置为流水线工作方式 2 顶层原理图文件设计 41 7 6流水线乘法累加器的混合输入设计 图7 26乘法累加器电路 2 顶层原理图文件设计 42 7 6流水线乘法累加器的混合输入设计 图7 27muladd工程仿真波形 3 仿真 43 7 6流水线乘法累加器的混合输入设计 图7 28对乘法器选择不同设置后的编译报告 4 图7 28是对于图7 25在进行不同项目的选择后 编译报告给出的不同资源利用情况 44 7 7LPM嵌入式锁相环调用 图7 29选择参考时钟为20MHz 7 7 1建立嵌入式锁相环元件 I O项选ALTPLL 45 7 7LPM嵌入式锁相环调用 图7 30选择控制信号 7 7 1建立嵌入式锁相环元件 46 7 7LPM嵌入式锁相环调用 图7 31选择e0的输出频率为210MHz 7 7 1建立嵌入式锁相环元件 47 7 7LPM嵌入式锁相环调用 图7 32PLL元件的仿真波形 7 7 2测试锁相环 48 7 7 2测试锁相环 单频率输出的应用PLL的示例 ENTITYDDS VHDLISPORT CLKK INSTD LOGIC 此时钟进入锁相环FWORD INSTD LOGIC VECTOR 7DOWNTO0 ARCHITECTUREoneOFDDS VHDLISCOMPONENTPLLU 调入PLL声明PORT inclk0 INSTD LOGIC 0 c0 OUTSTD LOGIC ENDCOMPONENT COMPONENTREG32B BEGIN u6 SIN ROMPORTMAP address D32B 31DOWNTO22 q POUT inclock CLK u7 PLL20PORTMAP inclk0 CLKK c0 CLK 例化END 49 7 8IP核NCO数控振荡器使用方法 图7 33安装NCO核 50 7 8IP核NCO数控振荡器使用方法 图7 34确定安装路径 51 7 8IP核NCO数控振荡器使用方法 图7 35开始Core的工程路径 52 7 8IP核NCO数控振荡器使用方法 图7 36确定工程路径和工程名 53 7 8IP核NCO数控振荡器使用方法 图7 37打开Core用户库设置窗 54 7 8IP核NCO数控振荡器使用方法 图7 38选中确定路径上的NCO库 55 7 8IP核NCO数控振荡器使用方法 图7 39加入NCO库 56 7 8IP核NCO数控振荡器使用方法 图7 40已经在工程中加入NCO库 57 7 8IP核NCO数控振荡器使用方法 图7 41打开Core设置管理窗 58 7 8IP核NCO数控振荡器使用方法 图7 42开始进入Core参数设置窗Toolbench 59 7 8IP核NCO数控振荡器使用方法 图7 43设置NCO参数 60 7 8IP核NCO数控振荡器使用方法 图7 44设置NCO参数 61 7 8IP核NCO数控振荡器使用方法 图7 45完成NCO参数设置并生成设计文件后的信息窗 62 7 8IP核NCO数控振荡器使用方法 图7 46加入NCO的授权文