组合逻辑电路(15分).ppt

第四章组合逻辑电路 主讲 司杨 电工教研室 第四章组合逻辑电路 电工教研室 4 1组合逻辑电路的一般分析方法和设计方法 4 1 1组合逻辑电路概述4 1 2组合逻辑电路分析一 组合逻辑电路分析二 组合逻辑电路的分析步骤三 分析举例4 1 3组合逻辑电路的设计一 组合逻辑电路的设计二 组合逻辑电路的设计步骤三 设计举例四 组合逻辑电路中的竞争和冒险 了解 1 产生竞争冒险的原因2 消去竞争冒险的方法 组合逻辑电路的一般框图 逻辑函数描述Li f A1 A2 An i 1 2 m 组合逻辑电路工作特点 在任何时刻 电路的输出状态只取决于同一时刻的输入状态而与电路原来的状态无关 4 1 1组合逻辑电路概述 结构特征 1 输出 输入之间没有反馈延迟通路 2 不含记忆单元 二 组合逻辑电路的分析步骤 4 1 2组合逻辑电路分析 1 由逻辑图写出各输出端的逻辑表达式 2 化简和变换逻辑表达式 3 列出真值表 4 根据真值表或逻辑表达式 经分析最后确定其功能 根据已知逻辑电路 经分析确定电路的的逻辑功能 一 组合逻辑电路分析 例1分析图中所示电路的逻辑功能 1 写表达式 2 真值表 3 确定逻辑功能 符合电路 判断三个输入信号是否相同的电路 解 三 分析举例 一个双输入端 双输出端的组合逻辑电路如图所示 分析该电路的功能 确定逻辑功能 半加器 1 由逻辑图写出各输出端的逻辑表达式 2 列出真值表 0 1 1 0 0 0 0 1 分析举例二 分析举例三 分析图中所示电路的逻辑功能 输入信号A B C D是一组二进制代码 解 1 逐级写输出函数的逻辑表达式 W X ABCD ABCD Y Y 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 2列真值表 3 功能说明 当输入四位代码中1的个数为奇数时输出为1 为偶数时输出为0 奇检测电路 直接用异或门实现则更简单 参见例题3 3 1 试分析下图所示组合逻辑电路的逻辑功能 解 1 根据逻辑电路写出各输出端的逻辑表达式 并进行化简和变换 X A 分析举例四 2 列写真值表 X A 真值表 这个电路逻辑功能是对输入的二进制码求反码 最高位为符号位 0表示正数 1表示负数 正数的反码与原码相同 负数的数值部分是在原码的基础上逐位求反 3 确定电路逻辑功能 练习 1 2 3 4 5 一 组合逻辑电路的设计 根据实际逻辑问题 求出所要求逻辑功能的最简单逻辑电路 电路要最简 所用器件数最少 器件种类最少 器件之间的连线也最少 4 1 3组合逻辑电路的设计 逻辑抽象 根据实际逻辑问题的因果关系确定输入 输出变量 并定义逻辑状态的含义 2 根据逻辑描述列出真值表 3 由真值表写出逻辑表达式 5 画出逻辑图 1 采用SSI 与或式 乘积项少 乘积项所含变量数少 4 根据器件的类型 简化和变换逻辑表达式 2 采用MSI 所用芯片数最少 3 采用PLD 二 组合逻辑电路的设计步骤 设计一个监视交通信号灯工作状态的逻辑电路 正常情况下 红 黄 绿灯只有一个亮 否则视为故障状态 发出报警信号 提醒有关人员修理 解 逻辑抽象 输入变量 1 亮 0 灭 输出变量 R 红 Y 黄 G 绿 Z 有无故障 1 有 0 无 列真值表 RYG Z 000 001 010 011 100 101 110 111 1 0 0 1 0 1 1 1 设计举例一 三 设计举例 卡诺图化简 R YG 0 1 00 01 11 10 1 1 1 1 1 画逻辑图 例2有一火灾报警系统 设有烟感 温感和紫外光感三种不同类型的火灾探测器 为了防止误报警 只有当其中有两种或两种类型以上的探测器发出火灾探测信号时 报警系统发出报警信号 试设计产生报警信号的逻辑电路 输出 F 电路的报警信号 1 产生报警信号 0 不产生报警信号 解 1 逻辑抽象 输入变量 A B C 烟感 温感和紫外光感三种探测器的探测信号 1 表示有火灾探测信号 0 表示没有火灾探测信号 3 根据器件的类型 简化和变换逻辑表达式 2 列写真值表 求得最简与 或表达式 1 若采用与非门 2 若采用或非门 例3水槽由两台水泵L1 L2供水 A B C为三个水位检测仪 当水位低于水位检测仪时 它们输出高电平 当水位高于水位检测仪时 它们输出低电平 试用逻辑门设计一个控制两台水泵供水的电路 要求 1 当水位超过C点时 水泵L1 L2均停止工作 2 当水位超过B点 低于C点时 仅L1工作 3 当水位超过A点 低于B点时 仅L2工作 4 当水位低于A点时 水泵L1 L2同时工作 输入变量 A B C 为三个检测仪的输出逻辑1 水位低于水位检测仪 逻辑0 水位高于水位检测仪 输出变量 L1 L2 两个水泵逻辑1 水泵工作 逻辑0 水泵不工作 1 逻辑抽象 当水位超过C点时 L1 L2均停止工作 2 列真值表 当水位超过B点 低于C点时仅L1工作 当水位低于A点时 L1 L2同时工作 当水位超过A点 低于B点时仅L2工作 3 由真值表写出逻辑表达式简化和变换逻辑表达式 4 画出逻辑电路 略 例4试设计一个码转换电路 将4位格雷码转换为自然二进制码 可以采用任何逻辑门电路来实现 练习 6 现有A B C D四台设备 10KW 台 它们由F和G两台发电机组供电 F 10KW G 20KW 四台设备的工作情况为 四台设备不可能同时工作 可以是任意三台或两台同时工作 至少有任意一台在工作 要求 设计一个供电控制线路 既能保证设备正常工作 又能节省电能 最后再用异或门和与非门画出电路图 解 根据题意确定输入和输出信号 列真值表 输入 A B C D 其中 1 表示设备工作 0 表示设备不工作 输出 F G 发电机组启动为 1 其中不启动为 0 列真值表 化简 画出电路图 设计中几个实际问题的处理 1 包含无关条件的组合逻辑设计由于输入变量之间存在相互制约限定 使输入变量的某些取值不存在 为0或为1均与输出无关 称为包含无关条件的逻辑问题 描述这类问题的逻辑函数称为无关条件的逻辑函数 例 设计组合逻辑电路 判别以余3码表示的十进制数是否为合数 非质数 解 输入变量为A B C D 当其表示的十进制数为合数时输出F 1 否则为F 0 列出真值表 根据余3代码规定 ABCD组合中不允许出现0000 0001 0010 1101 1110 1111 若不考虑无关项 函数表达式为 设计中几个实际问题的处理 加入无关项对输出没有影响 将无关条件d 0 1 2 当成0处理 d 13 14 15 当成1处理 则函数表达式为 显然后一个表达式更为简单 可采用与非门实现 与非表达式为 ABCD00011110 00011110 ABCD00011110 00011110 设计中几个实际问题的处理 2 多输出函数的组合逻辑设计同一组变量可产生多个输出函数 多个输出函数存在一定的关系 逻辑简化时将所有输出作为一个整体考虑 找出各输出函数的公用项 从而使电路整体结构最简 例 设计一个全加器 全加器有两个本位输入A B 低位进位输入Ci 1 产生和输出S和进位输出Ci用异或门和与非门实现 可将表达式变换为 设计中几个实际问题的处理 所得方程已是最简方程 可画出对应的电路图 但考虑多输出函数的关联 将函数C做进一步变换 在逻辑电路图中 两个输出信号共用一个异或门 可节省器件 设计中几个实际问题的处理 3 无反变量提供的组合逻辑设计实际设计中 为减少连线数量 仅提供正变量 不提供反变量 电路设计时 可简单地采用反相器生成反变量 但器件数量较多 若采用适当的方法 则即可以减少器件使用量 又使逻辑电路简单 例 无输入反变量时 实现以下逻辑函数 该式为最简表达式 选择非门和与非门实现 但可再次简化电路 逻辑函数式经变换后 仅需选择与非门即可实现 设计中几个实际问题的处理 经过逻辑变换后生成的电路 无需生成反变量 设计更为合理 且节省大量器件 结论 最简函数式不一定对应最简电路 四 组合逻辑电路中的竞争冒险 不考虑门的延时 考虑门的延时 L L 不考虑门的延时 考虑门的延时 1型冒险 产生1尖峰脉冲 0型冒险 产生0尖峰脉冲 冒险 由于竞争而引起电路输出发生瞬间错误现象称为冒险 冒险表现为输出端出现了违背稳态逻辑关系的窄脉冲 噪声 有竞争现象不一定都会产生冒险 如果信号的传输途径不同 或各信号延时时间的差异 信号变化的互补性等原因都很容易产生冒险现象 竞争 在组合电路中 信号经由不同的路径达到某一会合点的时间有先有后的现象 1 产生竞争冒险的原因 1 产生竞争冒险的原因 当电路输出端的逻辑函数表达式 在一定条件下可以简化成两个互补信号相乘或者相加 即 并且在互补信号的状态发生变化时可能出现冒险现象 或者 分析下图所示的逻辑电路是否会产生的竞争冒险 当A B 1时 L为两个互补信号相加因此 该电路存在竞争冒险 2 消去竞争冒险的方法 1 发现并消除互补变量 B C 0时 2 增加乘积项 避免互补项相加 当A B 1时 根据逻辑表达式有 当A B 1时 3 输出端并联电容器 如果逻辑电路在较慢速度下工作 为了消去竞争冒险 可以在输出端并联一电容器 其容量为4 20pF之间 致使输出波形上升沿和下降沿变化比较缓慢 可对于很窄的负跳变脉冲起到平波的作用 五 简单设计实践 本节将提出一个组合逻辑电路系统设计需求 要求各位同学认真思考该系统要求实现的功能 分析其要实现的逻辑关系 设计从输入 逻辑功能 输出的整个电路 并将电路在Multisim下进行仿真 1 系统需求的提出 为进一步完善规范教师授课 提高教学质量 需组织对教师授课进行听课和评价 现需要设计一套即时评价系统 通过该系统在对教师授课听课后 当即给出评价 电工教研室 2 总体分析 1 系统是一个组合逻辑设计问题吗 2 谁来进行评价 3 评价结果怎么表达 即时评价不需要记忆状态 因此是一个组合逻辑问题 学生 听课教师 督导 还有谁 优 良 合格 不合格 3 输入输出方式 interface 1 评价如何产生 2 评价是否有权重 3 评介结果如何表达 分值 等级 少数服从多数 其他还有吗 一票否决 大多数否决 半数否决 如何排除人为因素 亮灯 报警 进入待定区 4 逻辑抽象 1 输入的逻辑抽象2 输出的逻辑抽象3 输入输出个数的确定 逻辑1 不合格逻辑0 合格 逻辑1 不合格逻辑0 合格 逻辑11 不合格逻辑10 合格逻辑01 良好逻辑00 优秀 实际输入输出 逻辑输入输出 输入方式 输出方式 5 逻辑关系 1 各种输入对评价的影响 各种输入作用相等 各种输入作用不同输入分类 权威专家教学督导优秀教师学生 权威专家1人一票否决L教学督导3人多数否决D优秀教师5人 D五人否决T学生100人全部否决S 为了简化我们在课堂上的设计 我们将S归为1个输入1表示全部学生都评价为不合格 将T归结为两个变量T1 1表示五位教师都认为不合格 T2 1表示4位教师认为不合格 5 逻辑关系 2 评价输出形式 输出分级 优秀 良好 合格 不合格 各种输出的逻辑关系输出分类 优秀全部输入变量为1良好L 多数D T2 S为1合格L 多数D S为1 T D 5不合格其他 为了简化我们在课堂上的设计 我们将评价只分为合格和不合格不合格 L 1多数D 14T 1 1D 15T 1S 1 D不全为0 同学们也可以制定自己的规则 这一规则决定了评价逻辑关系称为评价体系 实际上应该是先有评价体系 然后才有我们今天的设计 建立评价体系不是本课程的内容 有兴趣的同学可参考信息管理方面的课程 5 逻辑关系 3 真值表 5 逻辑关系 5 写出逻辑表达式 真值表中共有12项因此R的表达式共有12项组成 1 2 3 4 5 6 7 8 9 10 11 12 6 Multisim仿真实现 利用Multisim的逻辑转换器对设计进行仿真L A D1 B D2 C D3 D T1 E T2 F S G表达式可写为 R A A BCD A BCD A BC D A B CD A BC D F A B CD F A B C DF A B C D E A BC D G A B CD G A B C DG 7 电路实现 8 后续工作 1 实际硬件焊接测试2 编写设计文档3 编写使用说明书4 操作流程 电工教研室 4 2加法器 数值比较器 4 2 1加法器一 半加器和全加器1 一位半加器2 一位全加器3 加法器的应用二 多位数加法器1 串行进位加法器2 超前进位加法器 电工教研室 4 2 2数值比较器一 一位数值比较器二 2位数值比较器三 集成数值比较器1 集成数值比较器74HC852 集成数值比较器的位数扩展 4 2 1加法器 0 1 1 0 1 0 0 1 1 在两个1位二进制数相加时 不考虑低位来的进位的相加 半加 在两个二进制数相加时 考虑低位进位的相加 全加加法器分为半加器和全加器两种 半加器 全加器 一 半加器和全加器 两个4位二进制数相加 1 一位半加器 HalfAdder 不考虑低位进位 将两个1位二进制数A B相加的器件 1 半加器的真值表 2 逻辑表达式 如用与非门实现最少要几个门 C AB 3 逻辑图 前式化简为与非式 加入两项 再用摩根律 2 一位全加器 FullAdder 全加器真值表 全加器能进行加数 被加数和低位来的进位信号相加 并根据求和结果给出该位的进位信号 逻辑表达式 用与或非门实现 采用包围0的方法进行化简得 共用了12个逻辑门 如何用尽少的门电路组成全加器 逻辑图 你能用两个半加器加上合适的逻辑门构成一个全加器吗 你能用74HC151 74HC138设计全加器吗 以后考虑 3 加法器的应用 全加器真值表 AiBiCi 1有奇数个1时S为1 AiBiCi 1有偶数个1和全为0时S为0 用全加器组成三位二进制代码奇偶校验器 用全加器组成八位二进制代码奇校验器 电路应如何连接 1 串行进位加法器 如何用1位全加器实现两个四位二进制数相加 A3A2A1A0 B3B2B1B0 低位的进位信号送给邻近高位作为输入信号 采用串行进位加法器运算速度不高 二 多位数加法器 定义两个中间变量Gi和Pi Gi AiBi 2 超前进位加法器 提高运算速度的基本思想 设计进位信号产生电路 在输入每位的加数和被加数时 同时获得该位全加的进位信号 而无需等待最低位的进位信号 定义第i位的进位信号 Ci Ci Gi PiCi 1 4位全加器进位信号的产生 C0 G0 P0C 1 C1 G1 P1C0C1 G1 P1G0 P1P0C 1 C2 G2 P2C1C2 G2 P2G1 P2P1G0 P2P1P0C 1 C3 G3 P3C2 G3 P3 G2 P2C1 G3 P3G2 P3P2C1 G3 P3G2 P3P2 G1 P1C0 C3 G3 P3G2 P3P2G1 P3P2P1 G0 P0C 1 Gi AiBi Ci Gi PiCi 1 1 集成超前进位产生器74LS182 逻辑图 逻辑符号 2 超前进位集成4位加法器74HC283 74HC283逻辑框图 74HC283逻辑框图 3 超前进位加法器74HC283的应用 例1 用两片74HC283构成一个8位二进制数加法器 在片内是超前进位 而片与片之间是串行进位 余3码输出 1 1 0 0 例 用74HC283构成将8421BCD码转换为余3码的码制转换电路 8421码 余3码 0000 0001 0010 0011 0100 0101 0011 0011 0011 CO 3减法运算 在实际应用中 通常是将减法运算变为加法运算来处理 即采用加补码的方法完成减法运算 这里只讨论数值码 即数码中不包括符号位 运用全加器采用加补码完成减法运算 A B转换为A加B的补码 1 A B 0的情况 2 A B 0的情况 结果表明 在A B 0时 如加补进位信号为1 所得的差就是差的原码 在A B 0时 如加补的进位信号为0 所得的差是差绝对值的补码 A 0101 B 0001 A 0001 B 0101 10100 01100 减法器的电路要求 2 无论A B的大小关系如何 运算结果要是差值的绝对值的原码 1 A B变换为A加B的补码的加法运算 在A B 0时 如加补进位信号为1 所得的加补和就是差的原码 将加补的和数直接作差值输出 在A B 0时 如加补的进位信号为0 所得的加补和是差绝对值的补码 将加补的和数求补 作差值输出 1 A B变换为A加B的补码的加法运算 2 运算结果要是差值的绝对值的原码 求补后输出 直接输出 A B 0 A B 0 一 一位数值比较器 数值比较器 对两个1位数字进行比较 A B 以判断其大小的逻辑电路 输入 两个一位二进制数A B 输出 4 2 2数值比较器 一位数值比较器 001 010 100 001 二 2位数值比较器 输入 两个2位二进制数A A1A0 B B1B0 能否用1位数值比较器设计两位数值比较器 比较两个2位二进制数的大小的电路 当高位 A1 B1 不相等时 无需比较低位 A0 B0 高位比较的结果就是两个数的比较结果 当高位相等时 两数的比较结果由低位比较的结果决定 用一位数值比较器设计多位数值比较器的原则 真值表 FA B A1 B1 A1 B1 A0 B0 FA B A1 B1 A0 B0 FA B A1 B1 A1 B1 A0 B0 两位数值比较器逻辑图 FA B A1 B1 A1 B1 A0 B0 FA B A1 B1 A0 B0 FA B A1 B1 A1 B1 A0 B0 三 集成数值比较器 1 集成数值比较器74HC85 74HC85的引脚图 74HC85是四位数值比较器 其工作原理和两位数值比较器相同 74HC85的示意框图 4位数值比较器74HC85的功能表 用两片74HC85组成8位数值比较器 串联扩展方式 高位片 输出 2 集成数值比较器的位数扩展 输入 A A7A6A5A4A3A2A1A0B B7B6B5B4B3B2B1B0 低位片 B3A3 B0A0 B7A7 B4A4 用4片74HC85组成16位数值比较器 串联扩展方式 高位片 输出 低位片 B3A3 B0A0 B7A7 B4A4 B11A11 B8A8 B15A15 B12A12 电路的工作速度如何提高 并联扩展方式 用74HC85组成16位数值比较器的并联扩展方式 B3A3 B0A0 B7A7 B4A4 B11A11 B8A8 B15A15 B12A12 输出 电工教研室 4 3编码器 译码器 4 3 1编码器一 编码器的概念与分类1 编码器的概念2 编码器的逻辑功能3 编码器的分类二 编码器的工作原理1 普通二进制编码器2 优先编码器三 集成电路编码器 电工教研室 4 3 2译码器一 译码器的概念与分类1 译码2 译码器3 译码器的分类二 二进制译码器三 集成电路译码器1 二进制译码器四 译码器的应用1 用译码器实现逻辑函数2 用74HC138组成数据分配器3 七段显示译码器 一 编码器 Encoder 的概念与分类 1 编码 赋予二进制代码特定含义的过程称为编码 如 8421BCD码中 用1000表示数字8 如 ASCII码中 用1000001表示字母A等 2 编码器 具有编码功能的逻辑电路 4 3 1编码器 1 编码器的概念 在数字系统里 为了区分一系列不同的事物 将其中的每个事物用一个二值代码表示 把二进制码按一定的规律编排 使每组代码具有一定的含义 称为编码 能将每一个编码输入信号变换为不同的二进制的代码输出 如8线 3线编码器 将8个输入的信号分别编成8个3位二进制数码输出 如BCD编码器 将10个编码输入信号分别编成10个4位码输出 2 编码器的逻辑功能 3 编码器的分类 普通编码器和优先编码器 普通编码器 任何时候只允许输入一个有效编码信号 否则输出就会发生混乱 优先编码器 允许同时输入两个以上的有效编码信号 当同时输入几个有效编码信号时 优先编码器能按预先设定的优先级别 只对其中优先权最高的一个进行编码 二进制编码器的结构框图 1 普通二进制编码器 二 编码器的工作原理 1 4线 2线普通二进制编码器 设计 编码器的输入为高电平有效 I0 I3为1时 表示有编码请求 该电路是否可以再简化 2 键盘输入8421BCD码编码器 分析 代码输出 使能标志 编码输入 1 0 1 1 0 0 0 0 没有编码输入时 输出是 使能标志有什么作用 功能表 该编码器为输入低电平有效 当所有的输入都为1时 Y1Y0 Y1Y0 00 无法输出有效编码 普通4线 2线编码器电路存在问题 普通编码器不能同时输入两个以上的有效编码信号 I2 I3 1 I1 I0 0时 Y1Y0 Y1Y0 00 11 00 00 00 00 00 00 00 11 2 优先编码器 优先编码器的提出 实际应用中 经常有两个或更多输入编码信号同时有效 必须根据轻重缓急 规定好这些外设允许操作的先后次序 即优先级别 识别多个编码请求信号的优先级别 并进行相应编码的逻辑部件称为优先编码器 1 列出功能表 高 低 2 写出逻辑表达式 3 画出逻辑电路 略 输入编码信号高电平有效 输出为二进制代码 输入为编码信号I3 I0输出为Y1Y0 优先编码器CD4532的示意框图 引脚图 三 集成电路编码器 CD4532电路图 优先编码器CD4532功能表 EI 0 电路不工作 GS EO 0 Y2Y1Y0 000 EI 1 电路工作 无有效高电平输入 Y2Y1Y0 000 GS 0 EO 1 EI 1 电路工作 输入I0 I7分别有高电平输入时 Y2 Y0为I0 I7的编码输出 GS 1 EO 0 优先级I7 I0 为什么要添加GS EO输出信号 用二片CD4532构成16线 4线优先编码器 其逻辑图如下图所示 试分析其工作原理 0 禁止 000 0 0 000 00000 无编码输出 禁止 0 0 EI2 0 电路不工作 GS EO1 0 L3L2L1L0 0000 1 允许 000 0 1 000 00000 允许 0 1 EI2 1 电路工作 无有效高电平输入 L3L2L1L0 0000 GS 0 EO1 1 1 允许 000 0 000 111 0000 允许 1 0 0111 那块芯片的优先级高 1 1 1 允许 000111 1 0 000 1000 禁止 0 0 1111 EI2 1 电路工作 输入A0 A15分别有高电平输入时 L3L2L1L0为A0 A15的编码输出 GS 1 EO1 0 电路为16线 4线优先编码 1 3 译码器的分类 1 译码 译码是编码的逆过程 它能将二进制码翻译成代表某一特定含义的信号 即电路的某种状态 一 译码器的概念与分类 2 译码器 具有译码功能的逻辑电路称为译码器 唯一地址译码器 代码变换器 将一系列代码转换成与之一一对应的有效信号 将一种代码转换成另一种代码 二进制译码器二 十进制译码器显示译码器 常见的唯一地址译码器 4 3 2译码器 二 二进制译码器 二进制译码器的输入是一组二进制代码 输出是一组与输入代码一一对应的高 低电平信号 输入信号 输出信号 译码器的功能 将每个输入的二进制代码译成对应的高 低电平信号输出 当使能输入端EI为有效电平时 对应每一组输入代码 只有其中一个输出端为有效电平 其余输出端则为相反电平 2线 4线译码器的逻辑电路 分析 00 1 二进制译码器 n个输入端 使能输入端EI 2n个输出端 设输入端的个数为n 输出端的个数为M则有M 2n 三 集成电路译码器 1 74HC139集成译码器 逻辑符号说明 逻辑符号框外部的符号 表示外部输入或输出信号名称 字母上面的 号说明该输入或输出是低电平有效 符号框内部的输入 输出变量表示其内部的逻辑关系 2 74HC138 74LS138 集成译码器 引脚图 示意框图 8个译码输出端 74HC138集成译码器 逻辑图 3个控制端 3个编码输入端 74HC138集成译码器功能表 已知下图所示电路的输入信号的波形试画出译码器输出的波形 四 译码器的应用 基于这一点用该器件能够方便地实现三变量逻辑函数 1 用译码器实现逻辑函数 当E3 1 E2 E1 0时 用一片74HC138实现函数 首先将函数式变换为最小项之和的形式 在译码器的输出端加一个与非门 即可实现给定的组合逻辑函数 用一个3线 8线译码器实现函数 解 将函数表达式写成最小项之和的形式 练习 试用74HC138设计一个监视交通信号灯工作状态的逻辑电路 正常情况下 红 黄 绿灯只有一个亮 否则视为故障状态 发出报警信号 提醒有关人员修理 数据分配器 相当于多输出的单刀多掷开关 是一种能将数据分时送到多个不同的通道上去的逻辑电路 数据分配器示意图 2 用74HC138组成数据分配器 用译码器实现数据分配器 010 110 001 5V D 显示译码器 3 七段显示译码器 1 最常用的显示器有 半导体发光二极管和液晶显示器 a b c d f g abcdefg 1111110 0110000 1101101 e 共阳极 共阴极 0000001 1111110 显示器不同译码电路也不同 显示译码器的设计 0000001 1001111 0010010 0000110 共阳 低电平驱动 要求用与或非门实现 0 1 2 3 4 5 6 7 8 9 显示译码器的设计 0000001 1001111 0010010 0000110 共阳 低电平驱动 要求用与或非门实现 0 1 2 3 4 5 6 7 8 9 电工教研室 4 4数据选择器和数据分配器 4 4 1数据选择器一 数据选择器的定义与功能二 4选1数据选择器1 逻辑电路2 工作原理及逻辑功能三 集成电路数据选择器8选1数据选择器74HC1511 74HC151功能框图2 74HC151的逻辑图3 74HC151的功能表四 数据选择器74HC151的应用1 数据选择器组成逻辑函数产生器2 实现并行数据到串行数据的转换 电工教研室 4 4 2数据分配器 4 4 1数据选择器 一 数据选择器的定义与功能 数据选择的功能 在通道选择信号的作用下 将多个通道的数据分时传送到公共的数据通道上去的 数据选择器 能实现数据选择功能的逻辑电路 它的作用相当于多个输入的单刀多掷开关 又称 多路开关 二 4选1数据选择器 2位地址码输入端 使能信号输入端 低电平有效 1路数据输出端 1 逻辑电路 数据输入端 00 I0 I1 I2 I3 01 10 11 2 工作原理及逻辑功能 1 0 0 000I0 001I1 010I2 011I3 1 74HC151功能框图 三 集成电路数据选择器8选1数据选择器74HC151 2个互补输出端 8路数据输入端 1个使能输入端 3个地址输入端 2 74HC151的逻辑图 3 74HC151的功能表 1 数据选择器组成逻辑函数产生器 控制Di 就可得到不同的逻辑函数 四 数据选择器74HC151的应用 比较Y与L 当D3 D5 D6 D7 1D0 D1 D2 D4 0时 1 0 Y L 例1试用8选1数据选择器74HC151产生逻辑函数 试用74HC151设计一个监视交通信号灯工作状态的逻辑电路 正常情况下 红 黄 绿灯只有一个亮 否则视为故障状态 发出报警信号 提醒有关人员修理 比较Y与Z 当D0 D3 D5 D6 D7 1D1 D2 D4 0时 Y Z 利用8选1数据选择器组成函数产生器的一般步骤 将函数变换成最小项表达式 将使器件处于使能状态 地址信号S2 S1 S0作为函数的输入变量 处理数据输入D0 D7信号电平 逻辑表达式中有mi 则相应Di 1 其他的数据输入端均为0 总结 2 实现并行数据到串行数据的转换 000 100 001 010 011 100 101 110 111 D1 1 D2 0 D3 0 D4 1 D5 1 D6 0 D7 1 用8选1数据选择器实现并行数据到串行数据的转换 并入 串出 000 D0 0 电工教研室 4 5VHDL在组合逻辑电路中的应用 一 门电路二 编码器三 优先编码器四 译码器五 数值比较器六 多路选择器七 加法器 一 门电路 二输入异或门二输入异或门的逻辑表达式如下所示 二输入异或门的逻辑符号如图所示 真值表如下表所示 例 采用行为描述方式设计的异或门 依据逻辑表达式 aby000011101110 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYxor2 v1ISPORT a b INSTD LOGIC y OUTSTD LOGIC ENDxor2 v1 ARCHITECTUREbehaveOFxor2 v1ISBEGINy aXORb ENDbehave LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYxor2 v2ISPORT a b INSTD LOGIC y OUTSTD LOGIC ENDxor2 v2 例 采用数据流描述方式设计的异或门 依据真值表 ARCHITECTUREdataflowOFxor2 v2ISBEGINPROCESS a b VARIABLEcomb STD LOGIC VECTOR 1DOWNTO0 BEGINcomb a CASEcombISWHEN 00 yyyyy X ENDCASE ENDPROCESS ENDdataflow 二输入异或门的仿真波形 二 编码器 用一组二进制代码按一定规则表示给定字母 数字 符号等信息的方法称为编码 能够实现这种编码功能的逻辑电路称为编码器 输入输出I0I1I2I3I4I5I6I7A2A1A0000000000001000000001001000000100001000001100001000100000001001010000001011000000001111 8线 3线编码器真值表 8线 3线编码器逻辑表达式 例 采用行为描述方式的8线 3线编码器VHDL源代码 依据逻辑表达式 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYcoder83 v1ISPORT I0 I1 I2 I3 I4 I5 I6 I7 INSTD LOGIC A0 A1 A2 OUTSTD LOGIC ENDcoder83 v1 A2 I4 I5 I6 I7A1 I2 I3 I6 I7A0 I1 I3 I5 I7 ARCHITECTUREbehaveOFcoder83 v1ISBEGINA2 I4ORI5ORI6ORI7 A1 I2ORI3ORI6ORI7 A0 I1ORI3ORI5ORI7 ENDbehave 采用行为描述方式的8线 3线编码器仿真波形 例 采用数据流描述方式的8线 3线编码器VHDL源代码 依据真值表 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYcoder83 v2ISPORT I INSTD LOGIC VECTOR 7DOWNTO0 A OUTSTD LOGIC VECTOR 2DOWNTO0 ENDcoder83 v2 ARCHITECTUREdataflowOFcoder83 v2ISBEGINPROCESS I BEGIN CASEIISWHEN 10000000 AAAAAAAA 000 ENDCASE ENDPROCESS ENDdataflow 采用数据流描述方式的8线 3线编码器仿真波形 总线显示方式 三 优先编码器 输入输出 EII0I1I2I3I4I5I6I7A2A1A0GSEO1 11111011111111111100 0000010 01001010 011010010 0111011010 01111100010 011111101010 01111111100100111111111101 74148优先编码器真值表 反码编码方案 各输出端的逻辑方程 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYprioritycoder83 v1ISPORT I7 I6 I5 I4 I3 I2 I1 I0 INSTD LOGIC EI INSTD LOGIC A2 A1 A0 OUTSTD LOGIC GS EO OUTSTD LOGIC ENDprioritycoder83 v1 ARCHITECTUREbehaveOFprioritycoder83 v1IS 以74148逻辑表达式为依据 按行为描述方式编写的VHDL源代码如下 BEGINA2 EIOR I7ANDI6ANDI5ANDI4 A1 EIOR I7ANDI6ANDI3ANDI2 OR I7ANDI6ANDNOTI5 OR I7ANDI6ANDNOTI4 A0 EIOR I7ANDNOTI6 OR I7ANDI5ANDNOTI4 OR I7ANDI5ANDI3ANDI1 OR I7ANDI5ANDI3ANDNOTI2 GS EIOR I7ANDI6ANDI5ANDI4ANDI3ANDI2ANDI1ANDI0 EO EIORNOT I7ANDI6ANDI5ANDI4ANDI3ANDI2ANDI1ANDI0 ENDbehave 74148优先编码器的仿真波形 注意 采用数据流编写优先编码器时 因为VHDL语言目前还不能描述任意项 即下面的语句形式是非法的 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYprioritycoder83 v2ISPORT I INSTD LOGIC VECTOR 7DOWNTO0 EI INSTD LOGIC A OUTSTD LOGIC VECTOR 2DOWNTO0 GS EO OUTSTD LOGIC ENDprioritycoder83 v2 WHEN 0XXXXXXX A 000 因此不能用CASE语句来描述74148 采用IF语句对74148进行了逻辑描述如下 ARCHITECTUREdataflowOFprioritycoder83 v2ISBEGINPROCESS EI I BEGINIF EI 1 THENA 111 GS 1 EO 1 ELSIF I 11111111 ANDEI 0 THENA 111 GS 1 EO 0 ELSIF I 7 0 ANDEI 0 THENA 000 GS 0 EO 1 ELSIF I 6 0 ANDEI 0 THENA 001 GS 0 EO 1 ELSIF I 5 0 ANDEI 0 THENA 010 GS 0 EO 1 ELSIF I 4 0 ANDEI 0 THENA 011 GS 0 EO 1 ELSIF I 3 0 ANDEI 0 THENA 100 GS 0 EO 1 ELSIF I 2 0 ANDEI 0 THENA 101 GS 0 EO 1 ELSIF I 1 0 ANDEI 0 THENA 110 GS 0 EO 1 ELSE I 0 0 ANDEI 0 THENA 111 GS 0 EO 1 ENDIF ENDPROCESS ENDdataflow 74148优先编码器的仿真波形 总线方式 四 译码器 输入输出 G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7 1 11111111 1 111111110 111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110 3线 8线译码器74138真值表 按数据流描述方式编写的3线 8线译码器74138VHDL源代码 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYdecoder138 v2ISPORT G1 G2A G2B INSTD LOGIC A INSTD LOGIC VECTOR 2DOWNTO0 Y OUTSTD LOGIC VECTOR 7DOWNTO0 ENDdecoder138 v2 ARCHITECTUREdataflowOFdecoder138 v2ISBEGINPROCESS G1 G2A G2B A BEGINIF G1 1 ANDG2A 0 ANDG2B 0 THEN CASEAISWHEN 000 YYYYYYYY 01111111 ENDCASE ELSEY 11111111 ENDIF ENDPROCESS ENDdataflow 总线显示方式的3线 8线译码器74138仿真波形图 五 多路选择器 741518选1数据选择器真值表 参考74151的真值表 采用IF语句结构编写的VHDL源代码如下 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYmux8 v2ISPORT A INSTD LOGIC VECTOR 2DOWNTO0 D0 D1 D2 D3 D4 D5 D6 D7 INSTD LOGIC G INSTD LOGIC Y OUTSTD LOGIC YB OUTSTD LOGIC ENDmux8 v2 ARCHITECTUREdataflowOFmux8 v2ISBEGINPROCESS A D0 D1 D2 D3 D4 D5 D6 D7 G BEGINIF G 1 THENY 0 YB 1 ELSIF G 0 ANDA 000 THENY D0 YB NOT