版图课程设计.doc

课 程 设 计题目 CMOS集成电路版图课程设计学院 专业 电子科学与技术年级 班级 1011班姓名 学号 指导老师 2013年 6 月CMOS集成电路版图课程设计摘要 首先在理论上介绍了集成电路版图设计方法的详细步骤以及设计规则的特点。并结合几个触发器的版图设计实例详细讲解了集成电路版图设计的基本步骤技巧与准则。由于模拟集成电路的性能与版图设计密切相关，所以着重介绍CMOS 模拟电路版图设计的一般思路，优化器件结构和平面布局使寄生效应对电路性能的影响降至最低。集成电路版图设计是把设计思想转化为设计图纸的过程，包括数字电路和模拟电路设计。本文针对版图设计过程，验证方法，以及如何通过合理的布局规划，设计出高性能、低功耗、低成本、能实际可靠工作的芯片版图。关键词:版图设计；MOS; 面积; 设计规则AbstractFirst of all, in theory, introduces the detailed steps of integrated circuit layout design method and the characteristics of the design rules. And combined with the landscape design of several triggers in detail the basic steps of integrated circuit layout design skills and standards. Due to the performance of the analog integrated circuit and layout design are closely related, so the landscape design of CMOS analog circuits is introduced the general train of thought, optimize the device structure and plane layout of parasitic effects on circuit performance impact to a minimum. Integrated circuit layout design is to put the design into the process of design drawing, including digital circuit and analog circuit design. This article in view of the landscape design process, the authentication methods, and how to through the reasonable layout planning, design a high performance, low power consumption, low cost, practical and reliable working of the chip layout. Key words: landscape design; MOS; Area; Design rules 目录第1章 绪论31.1 简介31.2软件介绍31.3 版图设计定义41.4 版图设计方法41.5 设计规则4第2章 二输入与非门72.2 设计方法与过程7 2.2 设计内容 72.2.1 设计原理图 72.2.2 版图实现 7第3章 jk触发器的设计原理 83.1电路图的设计原理 83.1.2特征表与特征方程 83.1.2状态转换图 83.2 版图设计9第4章 D触发器94.1钟控D 触发器94.1.1 特征表和特征方程104.1.2 状态转换图和时序图104.2 钟控D触发器版图绘制11第5章：课程设计总结11参考文献：12第1章 绪论1.1 简介集成电路（integrated circuit，港台称之为积体电路）是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，这样，整个电路的体积大大缩小，且引出线和焊接点的数目也大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中，版图（layout）设计或者称作物理设计（physicaldesign）是其中重要的一环。他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计分成若干个子步骤进行： 划分 为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。 版图 规划和布局是为了每个模块和整个芯片选择一个好的布图方案。 布线 完成模块间的互连，并进一步优化布线结果。 压缩 是布线完成后的优化处理过程，他试图进一步减小芯片的面积。 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，Cadence 的Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。 1.2软件介绍目前大部分IC 公司采用的是UNIX 系统， 使用版本是SunSolaris。版图设计软件通常为Cadence ， 它是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB 设计。软件操作界面人性化，使用方便，安全可靠，但价格较昂贵。1.3 版图设计定义版图设计是创建工程制图的精确物理描述的过程，而这一物理遵循制造工艺，设计流程，通过仿真显示为可行的性能要求所带来的约束。1.4 版图设计方法 可以从不同角度对版图设计方法进行分类。如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。而对于全定制设计模式，目前有3种CAD工具服务于他：几何图形的交互图形编辑、符号法和积木块自动布图。对于两极运算放大器版图设计的例子，采用的是Tanner公司的LEdit软件。这是一种广泛使用在微机上的交互图形编辑器。设计者将手工设计好的版图草图用一个交互图形编辑器输入计算机并进行编辑。因而此方法也被分类成手工设计方法。因为手工设计方法不可避免的会产生误会，因此，必须在版图编辑后进行版图验证。版图验证包括设计规则检查DRC(adesignrulechecker)、电学规则检查ERC(aelectricsrulechecker)、版图参数提取LPE(layoutparameterextraction)、版图和原理图对照检查LVS(layoutvsschematic)。当然这些验证LEdit就可以完成。1.5 设计规则版图设计总的原则是既要充分利用硅片面积，又要在工艺条件允许的限度内尽可能提高成品率版图面积(包括压焊点在内)尽可能小而接近方形，以减少每个电路实际占有面积；生产实践表明，当芯片面积降低10%，则每个大圆片上的管芯成品率可以提高1525%。下面讨论版图设计时所应遵循的一般原则。隔离区的数目尽可能少 pn结隔离的隔离框面积约为管芯面积的三分之一，隔离区数目少，有利于减小芯片面积。集电极电位相同的晶体管，可以放在同一隔离区。二极管按晶体管原则处理。全部电阻可以放在同一隔离区内，但隔离区不宜太大，否则会造成漏电大，耐压低。为了走线方便，电阻也可以分别放在几个隔离区内。各压焊块(地压焊块除外)都故在隔离区内，以防止压焊时压穿SiO2，造成与衬底短路，管芯外围也要进行大面积隔离扩散，以减少输入端箝位二极管的串联电阻。 注意防止各种寄生效应隔离槽要接电路最负电位，电阻岛的外延层接最高电位。这是保证pn隔离效果的必要条件，使pn隔离区结始终处于反偏置状态。输入与输出端应尽可能远离，以防止发生不应有的影响。电阻等发热元件要故在芯片中央。使芯片温度分布均匀。设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。 必须采用“磷桥”穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。在LSI中，当一层布线无法保证实现元件之间的必要联接时，普遍使用多层布线，如图所示。铝条压焊点电极要有合理分布，应符合引出脚排列。保证元件的对称性参数要求相互一致的元件，应放在邻近的区域。几何结构尽可能对称，不能只考虑走线方便而破坏对称性。接地孔尽可能开大些凡需接地的发射极、电阻等，不能只靠在隔离槽上开的接触孔接地，要尽可能让地线直接通过该处。接地线尽可能地沿隔离槽走线。接电源的引线应短而宽，接Vcc的电源孔应尽可能开大些。集电极等扩磷孔应比其它接触孔大。铝条适当盖住接触孔(一般每边复盖2m)，在位置空的地方可多复盖一些，走线太紧时，也可只复盖一边。为了减小版面同时又使走线方便、布局合理，各电阻的形状可以灵活多样，小电阻可用隐埋电阻。各管电极位置可以平放或立放。凡是可能，所设计的电路应留有适当的过载能力，并避免使用易损坏的元件。压焊块的数目以及排列顺序应该与外壳引出脚排列相符合，电极分布应均匀。确定光刻的基本尺寸。根据工艺水平和光刻精度定出图形及各个扩散间距的最小尺寸，其中最关键的是发射极接触孔的尺寸和套刻间距。集成晶体管是由一系列相互套合的图形所组成，其中最小的图形是发射极接触孔的宽度，所以往往选用设计规则中的最小图形尺寸作为发射接触孔。其它图形都是在此基础上考虑图形间的最小间距面进行逐步套合、放大。最小图形尺寸受到掩膜对中容差，在扩散过程中的横向扩散、耗尽层扩展等多种因素的限制。如果最小图形尺寸取得过小，则会使成品率下降。如取得过大，则会使芯片面积增大，使电路性能和成本都受到影响。所以选取最小图形尺寸应切实根据生产上具体光刻、制版设备的精度，操作人员的熟练程度以及具体工艺条件来确定。在一定的工艺水平下，版图上光刻基本尺寸放得越宽，则版图面积越大，瞬态特性因寄生电容大而受到影响。如尺寸扣得越紧，则为光刻套刻带来困难，光刻质量越难保证。这两种情况都会影响成品率。通常是在保证电路性能的前提下适当放宽尺寸。第 2 章 二输入与非门2.1设计方法过程1、 打开VMware Workstation进入cadence软件，用icfb打开calibre。A、 建库filenewlibrary新库命名为nand，点击OKB、 选择工艺库为新库的类型，点击OK，此时我们的库就建好了。C、 在所建的库中新建一个cellview。新建cellview步骤：filenewcellview2、 绘制版图，利用弹出窗口中左边的工具绘制出合适的版图，并考虑匹配问题，器件宽长比问题等。2.2 设计内容2.2.1 设计原理图CMOS与非门的原理图如下，由两个pmos并联并且串上两个nmos的串连，构成一个与非门：2.2.2 版图实现画出上述晶体管对应的版图，并要求画出的版图在电学上，物理几何上，以及功能一致性上正确，注意工艺的最小线宽或者最小的距离要求，在版图的布局中要注意布局的要求，尽量能够减小面积，如果是大型的电路中的一个模块的话，则要综合考虑引线的布局。版图如下：第 3 章 jk触发器的设计3.1电路图的设计原理触发器：具有记忆功能的基本逻辑电路，能存储二进制信息（数字信息）。触发器有三个基本特性：（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；（2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。3.1.1特征表与特征方程3.1.2状态转换图3.2 版图设计第4章 D触发器4.1钟控D触发器简单的钟控D触发器的逻辑电路如图5.4.1所示。它也是在基本的RS触发器的基础上发展而来的。D触发器只有一个数据端。下面结合其电路结构分析其工作原理。当时钟信号CP = 0时，经G3和G4与非门后，得、，所以D触发器得逻辑状态保持不变。 当时钟信号CP = 1时，经G3和G4与非门后，得、，代入基本RS触发器得特性方程可得： (5.4.1)上式即为D触发器特性方程，根据基本RS触发器约束条件： 所以钟控D触发器输入端没有约束条件得限制。从式（5.4.1）的特性方程可以看出其工作得特点为：CP = 0时，触发器状态保持不变；CP = 1时，触发器的输出端接收输入端D的数据，保存在输出端。根据这一特性可以作出其状态图如图5.4.2所示，其逻辑状态转移真值表如表5.4.1所示。4.1.1特征表与特征方程 (5.4.1)4.1.2状态转换图与时序图4.2 钟控D触发器版图绘制第5 章课程设计总结这次版图设计课程让我受益匪浅，首先我对于D触发器的工作原理有进一步理解。同时从D触发器版图设计中，我对于设计规则更加熟悉，对于设计版图的一些技巧以及快捷键使用更加熟练，进一步加深熟悉设计规则中应该注意到的一些地方。在这次最大的收获还是提高自己的动手能力，完全有自己完成电路图到版图的设计，