高精度数字频率计——毕业论文.doc

摘要9Abstract10第一章：绪论111.1 选题的依据及意义111.2 本课题研究内容111.3 数字频率计原理及组成11第二章：高精度数字频率计方案设计与选择122.1 方案比较122.2 方案论证132.3 方案选择13第三章 高精度数字频率计系统的设计与实现143.1 50M分频器143.2 10进制计数器143.3 锁存器153.4 数码管驱动器16第四章：高精度数字频率计系统的仿真174.1 50M分频器的仿真174.2 十进制计数器的仿真184.3 锁存器的仿真184.4 数码管驱动器的仿真19总结20致谢21参考文献：22选题依据及意义本课题研究内容数字频率计原理及组成根据原理设计多种方案各种方案的论证最终方案的选择系统的设计与实现系统的仿真文献，附录等摘要现场可编程门阵列的出现给现代电子设计带来了极大的方便和灵活性，使复杂的数字电子系统设计变为芯片级设计，同时还可以很方便地对设计进行在线修改。本系统设计一个基于FPGA的三位的高精度数字频率计，采用三位共阳数码管显示当前频率值。编程语言采用Verilog HDL，使用Quartus2软件进行对系统的仿真与编程，来完成对FPGA和Quartus2的学习。在设计中，所有频段均采用直接测频法对信号频率进行测量，克服了逼近式换挡速度慢的缺点。关键词：数字频率计；Verilog HDL；现玚可编程门阵列（FPGA）；直接测量法AbstractThe appearance of FPGA Field Programmable Gate Arrayleads to the convenience and flexibility of the modern electronic construction,which changes the complicated system construction into the on chip construction.On the other hand,itCan also make some online modification expediently. W ith a casewhich describes an quadbit shownon thedecinaldigitalfrequency, the author introduces the construction method and the realization steps on a single FPGA chip. During the construction process, the signal measurement,which overcomes the shortcoming of frequency of all approxmate the Frequency Channel is measured by the way of direct shift speed. Keyw ords: design of the digital cymom eter; Verilog HDL;FPGA (Field Programmable GateA rray);direct frequency m easurem ent第一章：绪论1.1 选题的依据及意义数字频率计是一种基础测量仪器，到目前为止已有 30 多年的发展史。早期，设计师们追求的目标主要是扩展测量范围，再加上提高测量精度、稳定度等，这些也是人们衡量数字频率计的技术水平，决定数字频率计价格高低的主要依据。目前这些基本技术日臻完善，成熟。应用现代技术可以轻松地将数 字频率计的测频上限扩展到微波频段。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。1.2 本课题研究内容本课题的研究内容为基于EDA的高精度数字频率计，基于EDA的高精度数字频率计以其可靠性高、体积小、价格低、功能全等优点，广泛地应用于各种智能仪器中，主要涉及信号的预处理、数据采集、计算、译码及量程的自动转换等功能模块的软硬件实现。通过该项设计，可以将模拟电路及数字电路的理论知识运用于实际设计中，并熟练Verilog HDL编程能力，同时提高分析问题和解决问题的能力。1.3 数字频率计原理及组成所谓频率，就是周期性信号在单位时间 (1s) 内变化的次数若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为 fx=N/T 。因此，可以将信号放大整形后由计数器累计单位时间内的信号个数，然后经译码、显示输出测量结果，这是所谓的测频法。可见数字频率计通常主要由放大整形电路、闸门电路、计数器电路、锁存器、时基电路、逻辑控制、译码显示等电路组成。第二章：高精度数字频率计方案设计与选择2.1 方案比较方案一：本方案主要以单片机为核心，利用单片机的计数定时功能来实现频率的计数并且利用单片机的动态扫描法把测出的数据送到数字显示电路显示。其原理框图如图2.1.1所示：信号放大电路信号整形单片机AT89c51电路数字显示 电路图2.1.1 方案一原理框图方案二：本方案主要以数字器件为核心，主要分为时基电路，逻辑控制电路，放大整形电路，闸门电路，计数电路，锁存电路，译码显示电路七大部分。其原理框图如图2.1.2所示：逻辑控制电路时基电路放大整形电路闸门电路计数器锁存器译码显示器图2.1.2 方案二原理框图方案三：本方案系统采用可编程逻辑器件(CPLD/FPGA)作为信号处理及系统控制核心，完成包括计数、门控、显示等一系列工作。其原理框图如图2.1.3所示：图2.1.2 方案三原理框图2.2 方案论证方案一：本方案主要以单片机为核心，被测信号先进入信号放大电路进行放大，再被送到波形整形电路整形，把被测的正弦波或者三角波整形为方波。利用单片机的计数器和定时器的功能对被测信号进行计数。编写相应的程序可以使单片机自动调节测量的量程，并把测出的频率数据送到显示电路显示。方案二：本方案使用大量的数字器件，被测信号经放大整形电路变成计数器所要求的脉冲信号，其频率与被侧信号的频率相同。同时时基电路提供标准时间基准信号，其高电平持续时间1s，当1s信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到1s信号结束闸门关闭，停止计数。若在闸门时间1s内计数器计得的脉冲个数为N，则被测信号频率Fx = NHz。逻辑控制电路的作用有两个：一是产生锁存脉冲，是显示器上的数字稳定；二是产生清零脉冲，使计数器每次测量从零开始计数。方案三：本方案利用了FPGA的可编程和大规模集成的特点，采用Verilog HDL硬件语言进行编程，总共分成四个模块：50M分频器，十进制计数器，锁存器以及数码管驱动器；50M分频器对内部的FPGA的50M信号源进行分频成1HZ控制信号，其中1HZ控制信号的高电平（0.5秒）控制十进制的计数器正常工作，被测信号接入十进制计数器，每来一个上升沿计数器数值加1，若计数值为X，则所测的频率值Fx=2X，1HZ控制信号的低电平（0.5秒）使所有的计数器清零，每次1HZ控制信号的下降沿来到时，锁存器正常工作，并且锁存器把频率数值送给数码管驱动器，进而数码管驱动器驱动数码管显示当前的频率值。2.3 方案选择由于方案三采用的FPGA具有可编程和大规模集成的特点，采用Verilog HDL硬件语言编程使整个电路具有易修改性，同时也使整体电路的设计简单化，测量精度高，故此次高精度数字频率的系统设计采用方案三。第三章 高精度数字频率计系统的设计与实现此次设计的系统顶层电路如图3.0所示。在此次高精度数字频率系统的设计中，将整个所要设计的频率计做为顶层，下面有4个模块：fpq（50MHZ分频器）、count（10进制计数器）、suo(锁存器)、display(数码驱动器)。每个模块都是独立的，都能单独使用。每个模块都是最小的子模块，采用Verilog HDL语言来描述。图3.0 系统顶层电路原理框图3.1 50M分频器作用：在此系统设计中，这一模块用来将输入信号的频率降低为原来的1/50000000，用作分频器。当输入端的时钟发生上升沿跳变时，内部计数器变量自加1，当内部计数器的数值达到25000000的时候，输出端就取反一次，刚好输出为1HZ的控制信号，作为其他模块的输入变量。图3.1 50M分频器代码生成图生成方式：Verilog HDL设计中定义二个端口：一个输入端CLK（50M信号的输入端），一个输出端OUT_1HZ（1HZ控制信号输出）。图3.1为50M分频器的代码生成图。3.2 10进制计数器作用：在此系统设计中，这一模块用来对外部的被测信号进行计数，被测信号每一个上升沿都使10进制数计数器自加1。另外10进制计数器具有使能端，清零端及进位端，当能端和清零端同时为高电平时计数器才能正常计数，否则计数器的值被清零；当计数器的数值满1000时，会产生一个进位的脉冲，此脉冲会从进位端C0段输出。图3.2 10进制计数器代码生成图生成方式：Verilog HDL设计中定义七个端口：三个输入端，四个输出端。输入端ENABL为计数器使能端，当此引脚为高电平时计数器方能正常计数；输入端CLR为计数器清零端，当CLR为低电平时计数器的数值被全部清零；输入端CLK为外部被测信号的输入端；输出端Q13.0为的计数器的个位数值；输出端Q23.0为计数器的十位数值；输出端Q13.0为计数器的百位数值；输出端CO为计数器的进位端。图2-1为代码的生成图。3.3 锁存器作用：在此系统设计中，这一模块用来对来自十进制计数器的输出的数值进行锁定及输出缓冲，当enble的引脚信号为下降沿时使芯片正常传输数据，其他状态下信号将被锁定，数据不能被传送。图3.3 锁存器代码生成图生成方式：Verilog HDL设计中定义七个端口：四个输入端，三个输出端。输入端enble为锁存器使能端，当此引脚为下降沿时锁存器方能正常传输数据； sm_in13.0，sm_in23.0， sm_in33.0均为四位的数据输入端；sm_out13.0， sm_out23.0, sm_out33.0均为四位的数据输出端，图2-1为代码的生成图。3.4 数码管驱动器作用：在此系统设计中，这一模块用来将二进制数值码转换为对应的共阳数码管数值，其中sm_seg10, sm_seg11, sm_seg12, sm_seg13, sm_seg14, sm_seg15, sm_seg16, sm_seg17分别对应共阳数码管的引脚a,b,c,d,e,f,g,dp;sm_seg27.0和sm_sem37.0也是同样的与共阳数码管的引脚相对应。生成方式：Verilog HDL设计中定义六个端口：三个输入端，三个输出端。当此sm_in13.0，sm_in23.0， sm_in33.0均为四位的数据输入端；sm_seg27.0， sm_seg27.0 ，sm_seg37.0均为八位的数据输出端，图2-1为代码的生成图第四章：高精度数字频率计系统的仿真本次高精度数字频率计系统的编程及仿真采用Quartus2软件，编程语言采用Verilog HDL语言，系统顶层电路的仿真图如下，由于每个模块都是单独的，下面就四个单独的子模块分别进行仿真。 图4.0 高精度数字频率计系统的仿真图4.1 50M分频器的仿真50M分频器的仿真如图4.1所示：仿真时钟周期为1ns（既频率为1000MHZ），输出端OUT_1Hz输出为50ms（既20HZ）。因为这一模块的功能是将输入信号的频率降低为原来的1/5000000，即周期为原来的50000000倍。所以这一模块符合要求。4.2 十进制计数器的仿真十进制计数器的仿真如图：如图所示当ENABL和CLR都为1时，计数器正常计数，并且当Q3从9变成0瞬间进位端CO产生一脉冲；当CLR为0但ENABL为1时，计数器清零；当CLR为1但ENABL为0时，计数器也清零。所以这一模块符合要求。4.3 锁存器的仿真锁存器的仿真图如图：当enble的引脚信号为下降沿才会把输入端的数据传输到输出端，enble为其他状态时均保持原来的数据。例如图中sm_in1中的数据“15”在enble的下降沿时被传输到输出端sm_out1，之后一直保持，直到下个下降沿来领才发生改变，所以这一模块符合要求。4.4 数码管驱动器的仿真数码管驱动器的仿真如图：如图中可以看到sm_in1的输入十进制值为1，用二进制表示则为0001，此时对应的输出端sm_out1的输出的十进制值为249，用二进制表示则为11111001，刚好对应共阳数码管显示的数字“1”。 所以这一模块符合要求。总结通过本次毕业设计的制作，我较为全面地回顾了，大学三年所学的硬件知识与软件知识。同时对数字频率的基本原理及组成有比较深的理解，在这次毕业设计中得到了较好地实践。 在本次毕业设计中我也学到了很多东西，也从高精度数字频率计设计过程中也找到了一些FPGA开发的规律：先进行总体设计，其中包括需求分析，确定技术指标，方案论证，等。然后软件部分，在Quartus2软件上进行硬件电路仿真及用Verilog HDL硬件语言的编程。在这次毕业设计中同学之间的互相帮助，有什么不懂得大家在一起商量，听听不同的看法对我们更好的理解知识，所以在这里非常感谢帮助我的同学。在此要感谢我的指导老师XXX老师对我的悉心的指导，感谢X老师给我的帮助。在设计的过程中，我通过查阅大量有关的资料，与同学交流经验和自学，并向胡老师请教等方式，使自己学到了不少知识，也经历了不少艰辛，但收获同样巨大。在整个设计中我懂得了许多东西，相信会对今后的学习工作生活有非常重要的影响。而且大大提高了动手的能力，使我充分体会到了在创造过程中探索的艰难和成功时的喜悦。虽然这个设计做的也不太好，但是在设计过程中所学到的东西是这次毕业设计的最大收获和财富，使我终身受益。致谢四年的读书生活在这个夏天即将划上一个句号，对于