CMOS轨对轨运算放大器的版图设计.doc

本科版图课程设计论文 CMOS 轨对轨运算放大器的版图设计 学 生 指导教师 院院 系 系 光 电 工 程 学 院 专业班级 电子科学与技术 02 班 大 学 2011 年 6 月 CMOS 轨对轨运算放大器的版图设计 摘要 基于MOSIS ORBIT 1 2u SCNA工艺 设计一个面积小于1mm 1mm的CMOS轨对轨 运算放大器版图 该运算放大器采用了5V电源供电 其输入共模范围 1 4V 和输出信 号摆幅接近于地和电源电压 即所谓输入和输出电压范围轨对轨 该运放的开环增益 100dB 单位增益带宽为6MHz 相位裕度 60 功耗 2mW 负载电容为1pF 负 载电阻为1M 该运放为互补式差分对管尾电流控制式轨对轨运算放大器 该电路 的电流求和电路采用折叠式宽摆幅共源共栅电路 输出电路采用具有相位补偿的共源 放大器 关键词 轨对轨 运算放大器 小信号增益 单位增益带宽 目录 摘要摘要 第一章第一章 引言引言 1 第二章第二章 电路图形分析电路图形分析 2 2 1 轨对轨运放输入级的原理 2 2 2 输入差分对管尾电流控制式轨对轨运算放大器分析 3 2 3 运放偏置电路的分析 3 2 4 运放的频率补偿分析 3 2 5 折叠式差分放大电路分析 3 第三章第三章 CMOS 轨对轨运算放大器版图轨对轨运算放大器版图 4 3 1 版图设计中应注意的事项 4 3 2 设计版图 6 第四章第四章 CMOS 轨对轨运算放大器的波形仿真轨对轨运算放大器的波形仿真 7 4 1 仿真时所加命令 7 4 2 T spice 提取文 件 7 4 3 仿真波形 7 第五章第五章 总结总结 10 参考文献参考文献 11 附录一附录一 12 CMOS 轨对轨运算放大器的版图设计 1 第一章 引言 随着信息技术和微电子制作工艺技术的高速发展 器件的特征尺寸越来越小 由此 构成的集成电路的电源电压也越来越低 CMOS 运算放大器是模拟电路中重要基本单 元 该单元不但要具有传统运放的基本特性 如高增益 低失调等 而且随着低电源电 压的要求 还必须具备接近于供电电源电压和地之间 轨对轨 的输入共模范围和输出 摆幅 当今 运算放大器仍然是模拟电路设计中最重要的单元电路 每一代新的集 成电子设备皆有相当部分的模拟电路部 研究开发新一代低压低功耗运算放大器才可 不断满足新的电路应用的要求 轨对轨 rail to rail 运算放大器就是随着低电压而 产生的运算放大器 rail to rail 即 轨至轨 有时也称为 满摆幅 是指输出 或输入 电压范围 与电源电压相等或近似相等 从输入方面来讲 其共模输入电压范围可以从负电源 电压到正电源电压 从输出方面来讲 其输出电压范围可以从负电源电压到正电源电 压 也就是说 这是一个与供电电压密切相关的特性 对器件的输入或输出无失真态 范围有很大的影响 当 V很小时 10mV 100mV 无失真动态范围最小电压值为Vss V 最大值为Vdd V 具有这样动态范围的运放就叫rail to rail运放 轨对轨输入 输出特性 扩大了动态范围 避免了补偿输入级常见的交越失真问题 这种设计降低了失真 在整个输入电压范围内 甚至比比电源电压高 100mV 左右 实 现了较高的共模抑制比 CMRR 因此最大限度地提高了整体性能 非常适合驱动 A D 转换器 而不会造成差分线性衰减 CMOS 轨对轨运算放大器的版图设计 2 第二章 电路图形分析 图 2 1 CMOS 轨对轨运算放大器原理图 2 1 轨对轨运放输入级的原理 运算放大器的输入级的主要任务是放大差分信号 同时有效地抑制共模信号 由 传统的差分放大器的直流特性可知 通过适当地选择放大器的直流电流和器件特性参 数 对于NMOS 差分输入放大电路可以使其共模输入范围的上限值接近于电源电压VDD 但下限值电位距离地参考点很远 达不到轨对轨运放输入级的轨对轨的共模输入的要 求 同样 对于PMOS 差分输入放大电路可以使其共模输入范围的下限值接近于地参 考点 而上限值距离VDD 很远 同样也不能满足轨对轨的共模输入的要求 注意到两 种差分输入放大电路对于共模输入范围的互补特性 可将两种电路并连作为运算放大 器的输入级 这样该输入级的共模输入范围可满足运放输入级轨对轨的要求 即NMOS 差分对MN1和MN2可以使输入共模电压达到正电源电压VDD PMOS差分对MP1和MP2可以 使输入共模电压达到负电源电压VSS 共模电压范围 VSS V VDD 从而实现轨对轨 输入 但是将PMOS 差分对和NMOS 差分对简单地并联构成轨对轨的输入电路 该电路 并不能很好地工作 所以 在整个轨对轨的共模输入电压范围内 运放的输入电路的 跨导的最大值是其最小值的二倍 由于输入电路的跨导的不同 会导致在共模输入电 压范围内运算放大器的增益不同 在相同输入信号频率下相频的反应也会不同 所以 输出信号在不同的共模输入电压下产生失真 对于整个电路的相位补偿会相当困难 并且有可能导致运算放大器工作的不稳定 根据已有文献 可以采用较好地解决该问 CMOS 轨对轨运算放大器的版图设计 2 题的方 CMOS 轨对轨运算放大器的版图设计 3 如下 1 PMOS 和NMOS 差分对工作于亚阈区 采用控制电路控制NMOS 差分对尾电流和 PMOS 差分对尾电流之和为常数 1 2 2 采用平方根电路控制NMOS 差分对尾电流的平方根值与PMOS 差分对尾电流的平方 根值之和为常数 3 3 采用尾电流开关控制电路控制PMOS 和NMOS 差分对尾电流 4 4 采用齐纳二极管 用来保持Vgsn Vgsp 为常数 5 5 采用电平移动电路来改变输入差分电路的输入电平 6 本设计采用的第三种方法 2 2 输入差分对管尾电流控制式轨对轨运算放大器分析 如上图 电路包含两个电流镜MP4 MP5 MN5 MN3在输入共模电压在很低范围内时 输入级N管差分对截止 电流开关MN6闭和 NMOS 对管的尾电流被MN6引到由MP4和MP6组 成的电流镜 从而使PMOS管差分对的尾电流等于原来的4 倍 同理 在输入共模电压 在接近电源电压VDD范围内时 P管差分对截止 通过开关管控制的电流镜MN4和MN5 N 管差分对的尾电流为原来的4倍 在输入共模电压处于中间范围内 两对差分对管同 时导通 控制开关MN6和MP6都断开 两对开关控制的电流镜都不工作 因此实现了在 轨对轨的输入共模范围内 输入级的跨导基本相同 2 3 运放偏置电路的分析 图中 M5 M6 M7 M8 M9构成运算放大器的偏置电路 它们的漏源短接 从而可 得到偏置电压 2 4 运放的频率补偿分析 本运放电路采用的是加负载电容的方式来进行频率补偿 从而获得较高的单位增益 带宽 2 5 折叠式差分放大电路分析 共源共栅放大器的两个显著优点是 提供高输出阻抗和减小放大器输入端的米勒电 容效应 而共源共栅放大器的小信号增益大约是共源反相放大器的两倍 CMOS 轨对轨运算放大器的版图设计 4 第三章 CMOS 轨对轨运算放大器版图 3 1 版图设计中应注意的事项 1 P 管与 N 管分层放置 P 管放入 N 阱中 N 阱中应尽量多的设置阱连接区 N 管层应尽量多的设置衬底接触点 2 每一层晶体管要加保护环 保护环是为了减少栓锁效应 保护环分为硬环和 软环 P 管用 N 型保护环 N 管用 P 型保护环 保护环由 select active active contact metal 层组成 N 型保护环的 select 层用 nselect P 型保护环的 select 层用 pselect 图 3 1 P 型保护环 3 晶体管的放置要保证晶体管内部电流方向一致 4 重要晶体管 如差分输入对 电流镜 应增加虚拟管 高度匹配时在管子的四 周都加虚拟器件 5 特殊晶体管的优化处理 a 宽度很宽的晶体管 b 长度很长的晶体管 c 宽度很窄的晶体管 d 晶体管的合并 6 注意晶体管的共质心布局 如 叉指状 MOS 晶体管 ABBA 图 3 2 叉指状 MOS 晶体管 7 pad 的画法 Metal1 102 102 Metal2 100 100 Overglass 88 88 Via 90 90 Pad Comment 100 100 图 3 3 pad 版图 8 poly poly 结构电容画法 电容中要用到 Poly Poly2 Metal1 Poly CMOS 轨对轨运算放大器的版图设计 4 Contact Poly2 Contact Capacitor ID 等图层 电容的有效面积是 Poly Poly2 的正对 面积 也就是 Poly2 的面积 CMOS 轨对轨运算放大器的版图设计 5 下图为 50 50 的电容 其画法为 Poly 66 56 Poly2 29 30 Capacitor ID 29 30 Metal1 Poly Contact Poly2 Contact 图 3 4 29 30 电容版图 其电容提取如下 SUBCKT cap C1 1 2 c 4 0107e 013 87 12 117 41 ENDS CMOS 轨对轨运算放大器的版图设计 6 3 2 设计版图 图3 5 CMOS轨对轨运算放大器版图 此版图所用工艺为 MOSIS ORBIT 1 2u SCNA 面积为 435 442 大致为方体 符 合版图面积 1mm 1mm 的要求 CMOS 轨对轨运算放大器的版图设计 7 第四章 CMOS 轨对轨运算放大器的波形仿真 4 1 仿真时所加命令 命令 param d 1 添加在 SUBCKT Cell0 前 然后在 SUBCKT Cell0 后 ENDS 前添加命令 include D 应用软件 新建文件夹 ExampleSetup Data1 ml2 125 2 md RL OUT GND r 1e6 CL OUT GND c 1e 12 VVDD VDD GND 5 VV V GND d AC 1 VV V GND d ac dec 10 1 1G sweep lin d 1 4 1 print ac vp OUT GND print ac vdb OUT GND 4 2 T spice 提取文件 见附录一 4 3 仿真波形 图 4 1 负载电容为 1pF 负载电阻为 1M 的运放的增益 相位和功耗波形 CMOS 轨对轨运算放大器的版图设计 8 由图可知 共模输入电压不同时 增益波形不一样 开环增益和单位增益带宽也不相同 图 4 2 共模输入电压为 1V 2V 3V 4V 时的增益波形 从图 4 2 可以看出 CMOS 轨对轨运算放大器的增益大致在 100dB 的位置 当共模 输入电压为 4V 时 开环增益可达到 100 4dB 单位增益带宽为 3 3MHZ 如图 4 3 所 示 由图 4 3 和图 4 4 可以看出相位裕度为 61 95602 由图 4 5 可以看出运放的 功耗为 706 5uW 与技术指标 开环增益 100dB 单位增益带宽为 6MHz 相位裕度 60 功耗 2mW 基本相符 CMOS 轨对轨运算放大器的版图设计 8 由图可知 开环增益为 100 4dB 单位增益带宽为 3 3MHZ 图 4 3 共模输入电压为 4V 时的增益波形 CMOS 轨对轨运算放大器的版图设计 9 由图可知 相位裕度为 61 95602 大于 60 满足要求 图 4 4 共模输入电压为 4V 时的相位和增益波形 CMOS 轨对轨运算放大器的版图设计 9 由图可知 功耗为 706 5uW 小于 2mW 满足要求 图 4 5 共模输入电压为 4V 时的功耗 由图 4 6 和 4 7 可知 共模输入电压为 3 8V 时 开环增益为 88 05dB 相位裕度 为 93 85 功耗为 676 59uW 与共模输入电压为 4V 时相比 开环增益下降到了 100dB 以下 相位裕度上升 功耗减小了 之所以出现运放低频增益下降到 100dB 以 下 这是因为电源不能实现完全的轨对轨放大 在输出摆幅达到最大值之前 放大器 的线性就已经开始大幅下降 放大器输出不能达到任何电源电压 CMOS 轨对轨运算放大器的版图设计 9 图 4 6 共模输入电压为 3 8V 时的开环增益和相位裕度 图 4 7 共模输入电压为 3 8V 时的功耗 CMOS 轨对轨运算放大器的版图设计 10 第五章 总结 本设计完成了CMOS轨对轨运算放大器的大部分工作 但由于时间和能力问题 与设 计指标之间还有相对的误差 还有很多地方需要改进 1 开环增益在100dB左右的位置 最大可达100dB 与设计指标还有相对的不足 有待于进一步改进 2 单位增益带宽为3MHZ多 与技术指标6MHZ相差了很多 有待于进一步的改进 3 版图设计比较粗糙 面积比较大 而且有比较大的空隙 最后 在这一周的课程设计学习过程中学到了很多关于版图设计的知识 能够较熟 练的使用L Edit软件 熟悉了版图的设计规则和T Spice文件的提取 在版图设计过 程中 我们把所学的课本知识运用到实际设计中去 这也是从理论到实际的一个小小 的尝试 在版图绘制过程中 也熟悉了一些处理绘图错误的方法 同时 对差分放大 电路也有了一定的认识 CMOS 轨对轨运算放大器的版图设计 11 参考文献 1 Holliman M Memon N Counterfeiting attacks on oblivious block wise independent invisible watermarking schemes J IEEETrans Image Processing 2000 9 3 432 441 2 Barreto PSL M Kim H Y Rijmen V Toward a secure public Key block wise fragile authentication watermarking J IEEE Proc Vision Image and Signal Processing 2002 149 2 57 62 3 Sweldens W The lifting scheme A custom design construction of biorthogonal wavelets J Applied and Computational Harmonic Analysis 1996 3 186 200 4 丁科 何晨 王红霞 一种定位精确的混沌脆弱数字水印技术 J 电子学报 2004 32 6 1009 1012 5 华先胜 石青云 多类水印的同时嵌入 J 北京大学学报 自然科学版 2001 37 3 305 314 6 吴建辉 CMOS模拟集成电路分析与设计 M 北京 电子工业出版社 2004 167 7 姜岩峰 现代集成电路版图设计 M 北京 化子工业出版社 2010 8 孙润等 TANNER集成电路设计教程 M 北京 希望电子出版社 2002 9 廖裕评 陆瑞强 集成电路设计与布局实战指导 M 北京 科学技术出版社 2004 4 10 陈中建 CMOS电路设计 布局与仿真 M 北京 机械工业出版社 2006 1 11 任乐宁 朱樟明等 一种基于准浮栅技术的新型低压全差分运算放大器 J 电路与系统学 报 2004 9 5 123 126 CMOS 轨对轨运算放大器的版图设计 12 附录一 param d 1 SUBCKT sheji C1 VDD GND c 3 7e 013 192 68 256 78 92 68 356 78 C2 GND GND c 3 7e 013 173 78 389 42 73 78 289 42 C3 V GND c 3 7e 013 39 14 256 6 60 86 356 6 C4 OUT GND c 3 7e 013 89 74 392 12 189 74 292 12 C5 V GND c 3 7e 013 122 14 257 14 222 14 357 14 C6 1 OUT c 4 00402e 013 160 92 207 9 190 87 178 9 C7 2 OUT c 4 00402e 013 180 36 139 86 210 31 168 86 M1 3 4 4 GND NMOS l 5e 006 w 1 5e 005 ad 9 09e 011 as 1 2e 010 pd 2 712e 005 ps 4 6e 005 174 1 45 52 169 1 60 52 M2 5 MN11 6 GND NMOS l 1e 005 w 5e 006 ad 4 33e 011 as 5 7e 011 pd 2 732e 005 ps 3 28e 005 158 16 201 66 148 16 196 66 M3 4 4 3 GND NMOS l 5e 006 w 1 5e 005 ad 1 683e 010 as 9 09e 011 pd 5 244e 005 ps 2 712e 005 156 98 45 52 151 98 60 52 M4 MN6 MN7 MN9 MN10 MN8 MN7 MN9 MN10 MN8 GND NMOS l 5e 006 w 8e 006 ad 6 23631e 011 as 6 08e 011 pd 2 64615e 005 ps 3 12e 005 127 4 50 68 122 4 58 68 M5 7 5 GND GND NMOS l 4e 006 w 1 4e 005 ad 6 80474e 011 as 1 134e 010 pd 3 81684e 005 ps 4 42e 005 112 8 207 6 108 8 193 6 M6 GND MN6 MN6 GND NMOS l 1e 005 w 5e 006 ad 4 45e 011 as 3 89769e 011 pd 2 78e 005 ps 1 65385e 005 108 9 52 18 98 9 57 18 M7 5 MN7 MN9 MN10 MN8 7 GND NMOS l 3e 006 w 5e 006 ad 3 9e 011 as 2 43026e 011 pd 2 56e 005 ps 1 36316e 005 96 9 203 1 93 9 198 1 M8 8 MN7 MN9 MN10 MN8 1 GND NMOS l 3e 006 w 5e 006 ad 2 43026e 011 as 3 9e 011 pd 1 36316e 005 ps 2 56e 005 75 3 203 72 3 198 M9 GND GND GND GND NMOS l 2e 006 w 5e 006 ad 2 875e 011 as 6 2e 011 pd 1 65e 005 ps 3 48e 005 66 8 51 7 64 8 56 7 M10 GND 5 8 GND NMOS l 4e 006 w 1 4e 005 ad 1 134e 010 as 6 80474e 011 pd 4 42e 005 ps 3 81684e 005 60 4 207 5 56 4 193 5 M11 9 9 GND GND NMOS l 2e 006 w 5e 006 ad 3 75e 011 as 2 875e 011 pd 2 5e 005 ps 1 65e 005 53 3 51 7 51 3 56 7 M12 10 9 GND GND NMOS l 2e 006 w 1 5e 005 ad 9 12e 011 as 1 383e 010 pd 2 716e 005 ps 4 844e 005 31 28 45 12 29 28 60 12 M13 GND MN6 11 GND NMOS l 2e 006 w 1 2e 005 ad 9 36e 011 as 1 02e 010 pd 3 96e 005 ps 4 1e 005 23 48 205 36 21 48 193 36 M14 10 10 10 GND NMOS l 2e 006 w 1 5e 005 ad 1 575e 010 as 9 12e 011 pd 5 1e 005 ps 2 716e 005 17 12 45 12 15 12 60 12 M15 12 12 GND GND NMOS l 5e 006 w 1e 005 ad 4 7e 011 as 9 1e 011 pd 1 94e 005 ps 3 82e 005 11 98 205 72 16 98 195 72 M16 MN11 MN11 12 GND NMOS l 5e 006 w 1e 005 ad 8 28e 011 as 4 7e 011 pd 3 656e 005 ps 1 94e 005 26 38 205 72 31 38 195 72 M17 GND MN6 10 GND NMOS l 5e 006 w 1 3e 005 ad 5 603e 011 as 1 1284e 010 pd 2 162e 005 ps 4 336e 005 27 16 46 26 32 16 59 26 M18 10 MN6 GND GND NMOS l 5e 006 w 1 3e 005 ad 1 053e 010 as 5 603e 011 pd 4 22e 005 ps 2 162e 005 40 78 46 26 45 78 59 26 M19 1 MN11 2 GND NMOS l 5e 006 w 1e 005 ad 1 002e 010 as 7 66e 011 pd 4 004e 005 ps 3 532e 005 51 04 205 72 56 04 195 72 M20 10 MN6 13 GND NMOS l 2e 006 w 2e 005 ad 1 9e 010 as 1 72e 010 pd 5 9e 005 ps 5 72e 005 86 40 48 88 60 48 M21 OUT 1 GND GND NMOS l 2e 006 w 2e 005 ad 1 36e 010 as 1 86e 010 pd 3 36e 005 ps 5 86e 005 94 32 206 12 96 32 186 12 M22 GND 1 OUT GND NMOS l 2e 006 w 2e 005 ad 1 76e 010 as 1 36e 010 pd 5 76e 005 ps 3 36e 005 109 92 206 12 111 92 186 12 M23 10 10 10 GND NMOS l 5e 006 w 2e 005 ad 1 13e 010 as 2 08e 010 pd 3 13e 005 CMOS 轨对轨运算放大器的版图设计 13 ps 6 08e 005 112 88 40 12 117 88 60 12 M24 14 V 10 GND NMOS l 5e 006 w 2e 005 ad 8 8e 011 as 1 13e 010 pd 2 88e 005 ps 3 13e 005 129 18 40 12 134 18 60 12 M25 10 V 14 GND NMOS l 5e 006 w 2e 005 ad 1 078e 010 as 8 8e 011 pd 3 078e 005 ps 2 88e 005 142 98 40 12 147 98 60 12 M26 15 V 10 GND NMOS l 5e 006 w 2e 005 ad 7 6e 011 as 1 078e 010 pd 2 76e 005 ps 3 078e 005 158 76 40 12 163 76 60 12 M27 10 V 15 GND NMOS l 5e 006 w 2e 005 ad 9 62e 011 as 7 6e 011 pd 2 962e 005 ps 2 76e 005 171 36 40 12 176 36 60 12 M28 10 10 10 GND NMOS l 5e 006 w 2e 005 ad 2 916e 010 as 9 62e 011 pd 6 916e 005 ps 2 962e 005 185 98 40 12 190 98 60 12 M29 VDD 4 4 VDD PMOS l 1e 005 w 5e 006 ad 4 2175e 011 as 3 3e 011 pd 1 537e 005 ps 2 32e 005 177 68 165 16 167 68 170 16 M30 MN7 MN9 MN10 MN8 MN7 MN9 MN10 MN8 3 VDD PMOS l 5e 006 w 6e 006 ad 4 74e 011 as 4 86e 011 pd 2 78e 005 ps 2 82e 005 153 6 67 78 148 6 61 78 M31 16 4 VDD VDD PMOS l 5e 006 w 1 5e 005 ad 4 8e 011 as 1 26525e 010 pd 2 14e 005 ps 4 611e 005 151 94 160 36 146 94 175 36 M32 VDD 4 16 VDD PMOS l 5e 006 w 1 5e 005 ad 1 05e 010 as 4 8e 011 pd 4 4e 005 ps 2 14e 005 140 54 160 36 135 54 175 36 M33 9 4 16 VDD PMOS l 2e 006 w 2e 005 ad 2 028e 010 as 1 916e 010 pd 6 028e 005 ps 5 916e 005 126 44 79 78 124 44 59 78 M34 VDD VDD VDD VDD PMOS l 2e 006 w 1 5e 005 ad 7 635e 011 as 1 428e 010 pd 2 518e 005 ps 4 904e 005 84 56 162 48 82 56 177 48 M35 7 7 7 VDD PMOS l 5e 006 w 2e 005 ad 1 434e 010 as 2 116e 010 pd 3 434e 005 ps 6 116e 005 84 46 79 32 79 46 59 32 M36 16 13 VDD VDD PMOS l 2e 006 w 1 5e 005 ad 1 125e 010 as 7 635e 011 pd 4 5e 005 ps 2 518e 005 72 38 162 48 70 38 177 48 M37 16 V 7 VDD PMOS l 5e 006 w 2e 005 ad 9 1e 011 as 1 434e 010 pd 2 91e 005 ps 3 434e 005 65 12 79 32 60 12 59 32 M38 VDD 13 13 VDD PMOS l 2e 006 w 5e 006 ad 2 38e 011 as 4 1e 011 pd 1 452e 005 ps 2 64e 005 51 68 172 78 49 68 177 78 M39 8 V 16 VDD PMOS l 5e 006 w 2e 005 ad 1 138e 010 as 9 1e 011 pd 3 138e 005 ps 2 91e 005 51 02 79 32 46 02 59 32 M40 VDD VDD VDD VDD PMOS l 2e 006 w 5e 006 ad 5 49e 011 as 2 38e 011 pd 3 196e 005 ps 1 452e 005 40 16 172 78 38 16 177 78 M41 8 8 8 VDD PMOS l 5e 006 w 2e 005 ad 2 184e 010 as 1 138e 010 pd 6 184e 005 ps 3 138e 005 34 64 79 32 29 64 59 32 M42 VDD 6 14 VDD PMOS l 2e 006 w 5e 006 ad 1 9e 011 as 3 8e 011 pd 1 26e 005 ps 2 52e 005 15 4 173 32 17 4 178 32 M43 6 11 5 VDD PMOS l 6e 006 w 5e 006 ad 3 6e 011 as 4 11e 011 pd 2 44e 005 ps 2 644e 005 16 86 67 08 22 86 62 08 M44 15 6 VDD VDD PMOS l 2e 006 w 5e 006 ad 3 75e 011 as 1 9e 011 pd 2 5e 005 ps 1 26e 005 25 173 32 27 178 32 M45 14